公开(公告)号：DE112012005249B4

公开(公告)日：2015-08-20

申请号：DE112012005249

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L21/8238 ,  H01L21/8258 ,  H01L27/092

Abstract: Verfahren zur Herstellung einer Komplementär-Metalloxid-Halbleiter(CMOS)-Schaltung, aufweisend die Schritte: Bereitstellen eines Wafers, der eine erste Halbleiterschicht auf einem Isolator aufweist, wobei die erste Halbleiterschicht Germanium aufweist; Verwenden einer flachen Grabenisolierung, um die erste Halbleiterschicht in mindestens zwei Abschnitte zu teilen, von denen einer als eine erste aktive Zone der Schaltung dient und ein anderer als eine zweite aktive Zone der Schaltung dient; Aussparen der ersten Halbleiterschicht in der ersten aktiven Zone mittels Anwendung einer Folge von Oxidations-/Oxidabhebungsschritten, um eine Dicke der ersten Halbleiterschicht in der ersten aktiven Zone schrittweise zu verringern; epitaxiales Anwachsen einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht, die in der ersten aktiven Zone ausgespart worden ist, wobei die zweite Halbleiterschicht ein Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist; Bilden eines n-Kanal-Feldeffekttransistors, n-FET genannt, in der ersten aktiven Zone unter Verwendung der zweiten Halbleiterschicht als ein Kanalmaterial für den n-FET; und Bilden eines p-Kanal-Feldeffekttransistors, p-FET genannt, in der zweiten aktiven Zone unter Verwendung der ersten Halbleiterschicht als ein Kanalmaterial für den p-FET.

公开(公告)号：DE112012005249T5

公开(公告)日：2014-10-09

申请号：DE112012005249

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L27/092 ,  H01L21/8238

Abstract: Es werden Techniken zum Verwenden verschiedener Kanalmaterialien innerhalb derselben CMOS-Schaltung bereitgestellt. In einer Erscheinungsform umfasst ein Verfahren zur Herstellung einer CMOS-Schaltung die folgenden Schritte. Es wird ein Wafer bereitgestellt, welcher eine erste Halbleiterschicht auf einem Isolator aufweist. Eine STI wird verwendet, um die erste Halbleiterschicht in eine erste aktive Zone und eine zweite aktive Zone zu teilen. Die erste Halbleiterschicht wird in der ersten aktiven Zone ausgespart. Auf der ersten Halbleiterschicht lässt man epitaxial eine zweite Halbleiterschicht anwachsen, wobei die zweite Halbleiterschicht ein Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist. In der ersten aktiven Zone wird ein n-FET gebildet, wobei die zweite Halbleiterschicht als ein Kanalmaterial für den n-FET verwendet wird. In der zweiten aktiven Zone wird ein p-FET gebildet, wobei die erste Halbleiterschicht als ein Kanalmaterial für den p-FET verwendet wird.

公开(公告)号：GB2510058A

公开(公告)日：2014-07-23

申请号：GB201322674

申请日：2012-05-07

Applicant: IBM

Inventor： CHEN ZHIHONG ,  FRANKLIN AARON D ,  HAN SHU-JEN ,  HANNON JAMES BOWLER ,  SAENGER KATHERINE L ,  TULEVSKI GEORGE STOJAN

IPC: H01L29/423 ,  B82Y10/00 ,  B82Y30/00 ,  H01L29/16 ,  H01L29/49 ,  H01L29/778 ,  H01L29/786 ,  H01L51/00

Abstract: Transistor devices having nanoscale material-based channels (e.g., carbon nanotube or graphene channels) and techniques for the fabrication thereof are provided. In one aspect, a transistor device is provided. The transistor device includes a substrate; an insulator on the substrate; a local bottom gate embedded in the insulator, wherein a top surface of the gate is substantially coplanar with a surface of the insulator; a local gate dielectric on the bottom gate; a carbon-based nanostructure material over at least a portion of the local gate dielectric, wherein a portion of the carbon-based nanostructure material serves as a channel of the device; and conductive source and drain contacts to one or more portions of the carbon-based nanostructure material on opposing sides of the channel that serve as source and drain regions of the device.

公开(公告)号：GB2504643B

公开(公告)日：2014-07-23

申请号：GB201320539

申请日：2012-02-14

Applicant: IBM

Inventor： CHIU HSIN-YING ,  HAN SHU-JEN ,  MAUNE HAREEM T

IPC: H01L29/423 ,  H01L29/66 ,  H01L29/778

Abstract: Carbon transistor devices having channels formed from carbon nanostructures, such as carbon nanotubes or graphene, and having charged monolayers to reduce parasitic resistance in un-gated regions of the channels, and methods for fabricating carbon transistor devices having charged monolayers to reduce parasitic resistance. For example, a carbon field effect transistor includes a channel comprising a carbon nanostructure formed on an insulating layer, a gate structure formed on the channel, a monolayer of DNA conformally covering the gate structure and a portion of the channel adjacent the gate structure, an insulating spacer conformally formed on the monolayer of DNA, and source and drain contacts connected by the channel.

公开(公告)号：GB2500542A

公开(公告)日：2013-09-25

申请号：GB201312093

申请日：2011-12-21

Applicant: IBM

Inventor： CHEN ZHIHONG ,  FRANKLIN AARON D ,  HAN SHU-JEN

IPC: H01L21/00 ,  H01L21/84

Abstract: An electronic device comprises an insulator, a local first gate embedded in the insulator with a top surface of the first gate being substantially coplanar with a surface of the insulator, a first dielectric layer formed over the first gate and insulator, and a channel. The channel comprises a bilayer graphene layer formed on the first dielectric layer. The first dielectric layer provides a substantially flat surface on which the channel is formed. A second dielectric layer formed over the bilayer graphene layer and a local second gate formed over the second dielectric layer. Each of the local first and second gates is capacitively coupled to the channel of the bilayer graphene layer. The local first and second gates form a first pair of gates to locally control a first portion of the bilayer graphene layer.

公开(公告)号：GB2496964A

公开(公告)日：2013-05-29

申请号：GB201220281

申请日：2012-11-12

Applicant: IBM

Inventor： HAN SHU-JEN ,  GUO DECHAO ,  WONG KEITH KWONG HON ,  LU YU ,  CAO QING

IPC: H01L51/00 ,  H01L51/05

Abstract: A fin structure has a length and a width and is located on a substrate 10, the fin structure includes a vertical alternating stack of a first isoelectric point material layer 30 having a first isoelectric point and a second isoelectric material layer 40 having a second isoelectric point less than the first isoelectric point; the first and second isoelectric point material layers become oppositely charged in a solution with a pH between the first and second isoelectric points; carbon nanotubes 50 are given a charge by an ionic surfactant such that they are attracted to one of the first isoelectric point material layer 30 or the second isoelectric point material layer 40 and repelled by the other; the carbon nanotubes 50 will attach to the attractive of the two layers aligning lengthwise along the sidewall of the attractive layers. A method of forming said structure is also disclosed, it further discloses that the fin structure is immersed in a solution containing the carbon nanotubes 50, the solution having a pH between the first and second isoelectric points. The fin structure may then have a gate dielectric 60 and gate electrode 70 selectively deposited thereon, where source and drain electrodes may also be selectively deposited such that the fin structure becomes part of the field effect transistor with the carbon nanotubes 50 acting as the semiconducting channel.