公开(公告)号：DE102023206109A1

公开(公告)日：2025-01-02

申请号：DE102023206109

申请日：2023-06-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEHNERT WOLFGANG ,  RASINGER FABIAN ,  TILKE ARMIN ,  AICHINGER THOMAS ,  SCHAEFFER CARSTEN ,  RESCHER GERALD ,  SANTOS RODRIGUEZ FRANCISCO JAVIER

IPC: H10D30/01 ,  H01L21/205 ,  H01L21/314 ,  H10D30/60 ,  H10D62/832 ,  H10D64/01 ,  H10D64/66

Abstract: Verfahren zur Bildung einer Grenzflächenschicht auf einem Siliciumcarbidkörper, bei dem eine Oxidschicht von einer Oberfläche eines Siliciumcarbidkörpers entfernt wird, um eine Siliciumcarbidoberfläche zu erhalten. Der Siliciumcarbidkörper umfasst einen Source-Bereich eines ersten Leitfähigkeitstyps und einen Body-Bereich eines zweiten Leitfähigkeitstyps. Das Verfahren umfasst ferner, dass nach dem Entfernen der Oxidschicht eine Grenzflächenschicht direkt auf der Siliziumcarbidoberfläche abgeschieden wird. Die Grenzflächenschicht hat eine Dicke von weniger oder gleich 15 nm. Das Verfahren umfasst ferner die Bildung eines elektrischen Isolators über der Grenzflächenschicht und die Bildung einer Gate-Elektrode über dem elektrischen Isolator.

公开(公告)号：DE102013112817B4

公开(公告)日：2020-03-12

申请号：DE102013112817

申请日：2013-11-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TRICHY RENGARAJAN GOPALAKRISHNAN ,  TILKE ARMIN

IPC: H01L21/784 ,  H01L21/283 ,  H01L29/40 ,  H01L29/739 ,  H01L29/78

Abstract: Verfahren, welches folgende Schritte umfasst:Bereitstellen eines Halbleiter-Wafers (10), der eine erste Hauptfläche (10.1) und eine der ersten Hauptfläche (10.1) entgegengesetzte zweite Hauptfläche (10.2) und mehrere Halbleiterchipgebiete (10A) umfasst,Aufbringen einer ersten Materialschicht (15) auf die erste Hauptfläche (10.1) des Halbleiter-Wafers (10),Anbringen eines ersten Trägers (20) an der ersten Materialschicht (15),Zerlegen des Halbleiter-Wafers (10) und der ersten Materialschicht (15) entlang Zerlegungsbahnen (10B), welche die Halbleiterchipgebiete (10A) umgeben, undAbscheiden einer zweiten Materialschicht (40) in durch das Zerlegen des Halbleiter-Wafers (10) und der ersten Materialschicht (15) erhaltenen Zerlegungsgräben (30), wobei die erste und die zweite Materialschicht (15, 40) unterschiedliche Löslichkeitsparameter haben.

公开(公告)号：DE102013112817A1

公开(公告)日：2014-05-22

申请号：DE102013112817

申请日：2013-11-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TRICHI RENGARAJAN GOPALAKRISHNAN ,  TILKE ARMIN

IPC: H01L21/784 ,  H01L21/283 ,  H01L29/40 ,  H01L29/739 ,  H01L29/78

Abstract: Bereitstellen eines Halbleiter-Wafers, der eine erste Hauptfläche und eine der ersten Hauptfläche entgegengesetzte zweite Hauptfläche und mehrere Halbleiterchipgebiete umfasst, Aufbringen einer ersten Materialschicht auf die erste Hauptfläche des Halbleiter-Wafers, Anbringen eines ersten Trägers an der ersten Materialschicht, und Zerlegen des Halbleiter-Wafers und der ersten Materialschicht entlang Zerlegungsbahnen, welche die Halbleiterchipgebiete umgeben.

公开(公告)号：DE102008000373A1

公开(公告)日：2008-10-30

申请号：DE102008000373

申请日：2008-02-21

Applicant: IMEC VZW ,  INFINEON TECHNOLOGIES AG

Inventor： JASCHKE GERT ,  STAPELMANN CHRIS ,  TILKE ARMIN

IPC: H01L21/316 ,  H01L21/283 ,  H01L21/32 ,  H01L21/336

Abstract: In an embodiment of the invention, an amorphous phase dielectric material is selectively formed over a substrate. The amorphous phase dielectric material is then converted into a crystalline phase dielectric material.

公开(公告)号：DE102006036797A1

公开(公告)日：2007-03-29

申请号：DE102006036797

申请日：2006-08-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BECK MICHAEL ,  KIM HONG BEE ,  TILKE ARMIN ,  WENDT HERMANN

IPC: H01L21/768

Abstract: In a method of fabricating a semiconductor device, a liner is deposited over a conductive region of a wafer and a stencil layer is deposited over the liner. The stencil layer and the liner are etched to form a stencil pattern for a conductive layer. A second liner is deposited over exposed surfaces of the stencil pattern, and the exposed horizontal surfaces of the second liner are removed by sputtering. A low-k dielectric layer is then deposited over the wafer, and the wafer is planarized down to the stencil pattern by chemical-mechanical polishing. The stencil pattern is removed with a wet etch to form an aperture in the wafer exposing the liner and remaining portions of the second liner. Metal is deposited in the aperture, and the surface of the wafer is replanarized by chemical-mechanical polishing to produce a planar surface for additional metallization layers that may be deposited.

公开(公告)号：DE102006021070A1

公开(公告)日：2006-11-16

申请号：DE102006021070

申请日：2006-05-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KAKOSCHKE RONALD ,  PESCINI LAURA ,  STIFTINGER MARTIN ,  STRENZ ROBERT ,  SHUM DANNY PAK-CHUM ,  TILKE ARMIN

IPC: H01L21/762 ,  H01L21/8247 ,  H01L27/115

Abstract: The device has a deep trench isolation structure (216) formed between two troughs within a workpiece, where the structure includes a cover section and a base section. A parasitic transistor is formed in the workpiece close to the structure, and a thin insulating coating coats the structure. A semiconductor material (212) e.g. doped polysilicon material, fills the cover section, to increase the threshold voltage of the transistor. An independent claim is also included for the production of a semiconductor device.

公开(公告)号：DE102004021240A1

公开(公告)日：2005-11-17

申请号：DE102004021240

申请日：2004-04-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TILKE ARMIN ,  WAGNER CAJETAN ,  ROCHEL MARKUS

IPC: H01L21/8249 ,  H01L29/737

Abstract: Method and systems for producing a semiconductor circuit arrangement are disclosed. In one implementation, after a formation of a first electrically conductive layer at the surface of a semiconductor substrate for the purpose of realizing a base connection layer and a first split gate layer, an implantation mask is formed for the purpose of carrying out a first collector implantation for the purpose of forming a collector connection zone. After the formation of a hard mask layer and a first etching mask, the hard mask layer is patterned and an emitter window is uncovered using the patterned hard mask layer. Using the patterned hard mask layer a second collector implantation is effected for the purpose of forming a collector zone, a base layer being formed in the region of the emitter window. Afterward, using a second etching mask, a field effect transistor region is uncovered and the patterned hard mask layer is removed in this region in order finally to form a second electrically conductive layer over the whole area for the purpose of realizing an emitter layer and a second split gate layer. Both the bipolar transistor and the field effect transistor are subsequently completed in a customary manner, in particular a source/drain implantation being used simultaneously for the doping of the emitter layer. Since the gate is deposited in two layers, the first layer simultaneously serving as base connection layer and the second layer simultaneously serving as emitter layer, up to two lithography planes can be obviated and costs can thereby be saved.

公开(公告)号：DE10302625A1

公开(公告)日：2004-08-05

申请号：DE10302625

申请日：2003-01-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TILKE ARMIN ,  SCHUPKE KRISTIN

IPC: H01L21/331 ,  H01L29/08 ,  H01L29/417 ,  H01L29/737 ,  H01L29/732

Abstract: Production of a bipolar transistor comprises preparing a semiconductor substrate (101) with a surface (1011), forming a base connecting layer (103) on the substrate surface to form a base connection, forming an emitter window (201) having a wall region in the base connecting layer, forming a first spacer layer (111) on the wall region of the emitter window, etching a recess (203) in the substrate within the window, forming a base layer (113) in the recess of the window, forming a second spacer layer, structuring the second spacer layer to form a planar connecting surface (117) on the base layer, and forming an emitter layer (119) on the connecting surface. An independent claim is also included for a bipolar transistor produced as described.