公开(公告)号：AU2021291163B2

公开(公告)日：2024-05-02

申请号：AU2021291163

申请日：2021-06-04

Applicant: IBM

Inventor： LI TAO ,  KANG TSUNG-SHENG ,  XIE RUILONG ,  REZNICEK ALEXANDER ,  GLUSCHENKOV OLEG

IPC: H01L27/088

Abstract: Semiconductor device designs having a buried power rail (602) with a sloped epitaxy buried contact (1702) are provided. In one aspect, a semiconductor FET device includes: at least one gate disposed on a substrate (202); source and drains (906) on opposite sides of the at least one gate, wherein at least one of the source and drains (906) has a sloped surface (1402); a buried power rail (602) embedded in the substrate (202); and a buried contact (1702) that connects the buried power rail (602) to the sloped surface (1402) of the at least one source and drain (906). Sidewall spacers (502) separate the buried power rail (602) from the substrate (202). A top of the sloped surface (1402) of the at least one source and drain (906) is above a top surface of the buried contact (1702).Methods of forming a semiconductor FET device are also provided.

公开(公告)号：SG172678A1

公开(公告)日：2011-07-28

申请号：SG2011041001

申请日：2008-12-03

Applicant: GLOBALFOUNDRIES SG PTE LTD ,  IBM ,  INFINEON TECHNOLOGIES CORP ,  SAMSUNG ELECTRONICS CO LTD

Inventor： WOH LAI CHUNG ,  WEE TEO LEE ,  PING LIU JIN ,  GLUSCHENKOV OLEG ,  UTOMO HENRY K ,  MADAN ANITA ,  LOESING RAINER ,  JIN-PING HAN ,  HYUNG-YOON CHOI

Abstract: INTEGRATED CIRCUIT SYSTEM EMPLOYING DIFFUSED SOURCE/DRAIN EXTENSIONSAn integrated circuit system that includes: providing a Pl-ET device including a doped epitaxial layer; and forming a source/drain extension by employing an energy source to diffuse a dopant from the doped epitaxial layer.Fig. 8

公开(公告)号：AT487234T

公开(公告)日：2010-11-15

申请号：AT05853786

申请日：2005-12-13

Applicant: IBM

Inventor： CHIDAMBARRAO DURESETI ,  DOKUMACI OMER H ,  DORIS BRUCE ,  GLUSCHENKOV OLEG ,  ZHU HUILONG

IPC: H01L21/84 ,  H01L27/01

Abstract: The present invention provides a strained-Si structure, in which the nFET regions of the structure are strained in tension and the pFET regions of the structure are strained in compression. Broadly the strained-Si structure comprises a substrate; a first layered stack atop the substrate, the first layered stack comprising a compressive dielectric layer atop the substrate and a first semiconducting layer atop the compressive dielectric layer, wherein the compressive dielectric layer transfers tensile stresses to the first semiconducting layer; and a second layered stack atop the substrate, the second layered stack comprising an tensile dielectric layer atop the substrate and a second semiconducting layer atop the tensile dielectric layer, wherein the tensile dielectric layer transfers compressive stresses to the second semiconducting layer. The tensile dielectric layer and the compressive dielectric layer preferably comprise nitride, such as Si 3 N 4 .

公开(公告)号：DE112023002792T5

公开(公告)日：2025-04-10

申请号：DE112023002792

申请日：2023-03-23

Applicant: IBM

Inventor： FROUGIER JULIEN ,  XIE RUILONG ,  CHENG KANGGUO ,  PARK CHANRO ,  GLUSCHENKOV OLEG

IPC: H10D64/23 ,  H10D64/01 ,  H10D64/27

Abstract: Eine Halbleiterstruktur wird vorgestellt, die einen über einem Bereich einer unten liegenden dielektrischen Isolation ausgebildeten epitaktischen Source-Drain(S/D)-Aufwuchs, zumindest eine innerhalb des epitaktischen S/D-Aufwuchses in einem S/D-Bereich angeordnete erste Halbleiterschicht und zumindest eine zum Teil innerhalb eines Gate-Bereiches angeordnete zweite Halbleiterschicht enthält. Die zumindest eine zweite Halbleiterschicht erstreckt sich von dem Gate-Bereich in einen Abstandselementbereich, um eine Verbindung mit dem epitaktischen S/D-Aufwuchs zu ermöglichen. Die Halbleiterstruktur enthält des Weiteren einen ersten Bereich mit angrenzenden Einheiten, die einen ersten kontaktierten Gate-Poly-Rasterabstand (CPP) aufweisen, der einen ersten Gate-Gate-Zwischenraum definiert, und einen zweiten Bereich mit angrenzenden Einheiten, die einen zweiten CPP aufweisen, der einen zweiten Gate-Gate-Zwischenraum definiert, wobei angrenzende Einheiten, die den ersten CPP aufweisen, einen kleineren Gate-Gate-Canyon als die angrenzenden Einheiten aufweisen, die den zweiten CPP aufweisen, so dass der zweite Gate-Gate-Zwischenraum größer als der erste Gate-Gate-Zwischenraum ist.

公开(公告)号：AU2021236824A1

公开(公告)日：2022-07-28

申请号：AU2021236824

申请日：2021-02-16

Applicant: IBM

Inventor： HOLMES STEVEN ,  SADANA DEVENDRA ,  GLUSCHENKOV OLEG

IPC: H01L39/02 ,  H01L39/12 ,  H01L39/22 ,  H01L39/24

Abstract: According to an embodiment of the present invention, a quantum mechanical device includes a monolithic crystalline structure. The monolithic crystalline structure includes a first region doped to provide a first superconducting region, and a second region doped to provide a second superconducting region, the second superconducting region being separated from the first superconducting region by an undoped crystalline region. The first and second superconducting regions and the undoped crystalline region form a Josephson junction.

公开(公告)号：DE112018005441T5

公开(公告)日：2020-08-06

申请号：DE112018005441

申请日：2018-09-21

Applicant: IBM

Inventor： EBRISH MONA ,  GLUSCHENKOV OLEG

IPC: H01L29/78

Abstract: Ein Verfahren zur Verringerung eines Reihenwiderstands für Transistoren umfasst Bilden eines leitfähigen Gate über einem Halbleitersubstrat und von diesem isoliert, Bilden von Source- und/oder Drain-Erweiterungszonen innerhalb des Substrats und in Nachbarschaft zu entsprechenden Source- und/oder Drain-Zonen und Bilden von Source- und/oder Drain-Zonen innerhalb des Substrats. Die Source- und/oder Drain-Erweiterungszonen werden aus einem Material gebildet, das mit einem ersten Dotierstoff und einem zweiten Dotierstoff legiert ist, wobei der erste Dotierstoff so konfiguriert ist, dass er eine Gitterstruktur des Materials, aus dem die Source- und/oder Drain-Erweiterungszonen gebildet werden, vergrößert.

公开(公告)号：AU2021291163A1

公开(公告)日：2022-11-24

申请号：AU2021291163

申请日：2021-06-04

Applicant: IBM

Inventor： LI TAO ,  KANG TSUNG-SHENG ,  XIE RUILONG ,  REZNICEK ALEXANDER ,  GLUSCHENKOV OLEG

IPC: H01L27/088

Abstract: Semiconductor device designs having a buried power rail (602) with a sloped epitaxy buried contact (1702) are provided. In one aspect, a semiconductor FET device includes: at least one gate disposed on a substrate (202); source and drains (906) on opposite sides of the at least one gate, wherein at least one of the source and drains (906) has a sloped surface (1402); a buried power rail (602) embedded in the substrate (202); and a buried contact (1702) that connects the buried power rail (602) to the sloped surface (1402) of the at least one source and drain (906). Sidewall spacers (502) separate the buried power rail (602) from the substrate (202). A top of the sloped surface (1402) of the at least one source and drain (906) is above a top surface of the buried contact (1702).Methods of forming a semiconductor FET device are also provided.

公开(公告)号：DE112020003824T5

公开(公告)日：2022-04-28

申请号：DE112020003824

申请日：2020-09-22

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  SIL DEVIKA ,  GLUSCHENKOV OLEG ,  SULEHRIA YASIR

IPC: H01L27/22 ,  H01L21/425 ,  H01L43/08

Abstract: Ein gehärtetes Lückenfüller-Dielektrikumsmaterial, welches verbesserte chemische und physikalische Eigenschaften aufweist, ist seitlich benachbart zu einer mehrschichtigen Säule eines magnetischen Tunnelübergangs (MTJ) und einer oberen Elektrodenstruktur einer Speicherstruktur ausgebildet. Das gehärtete Lückenfüller-Dielektrikumsmaterial kann durch Einführen eines bindungsspaltenden Zusatzstoffs in eine unbearbeitete Lückenfüller-Dielektrikumsmaterialschicht durch Ionenimplantation und anschließendes Härten der Lückenfüller-Dielektrikumsmaterialschicht gebildet werden, welche den bindungsspaltenden Zusatzstoff enthält. Das Härten umfasst UV-Härten allein oder UV-Härten in Kombination mit Laser-Tempern. Das Härten, das in der vorliegenden Anmeldung eingesetzt wird, beeinflusst die MTJ-Säule oder die obere Elektrodenstruktur nicht negativ.

公开(公告)号：DE112015003641B4

公开(公告)日：2018-04-12

申请号：DE112015003641

申请日：2015-09-01

Applicant: IBM

Inventor： DESHPANDE VEERESH VIDYADHAR ,  DESHPANDE SADANAND VINAYAK ,  CORLISS DANIEL ,  GLUSCHENKOV OLEG ,  KRISHNAN SIVARAMA

IPC: H05G2/00

Abstract: Ein Pellet als Strahlungsquelle für extremes Ultraviolett (EUV) enthält mindestens ein Metallpartikel, das von einem schweren Edelgascluster umschlossen ist, das wiederum innerhalb eines Edelgashüllenclusters enthalten ist. Das EUV-Strahlungsquellengebilde kann durch aufeinander folgende Bestrahlung mit mindestens einem ersten Laserimpuls und mit mindestens einem zweiten Laserimpuls aktiviert werden. Durch jeden ersten Laserimpuls wird ein Plasma erzeugt, indem Elektronen der äußeren Orbitale von dem mindestens einen Metallpartikel abgetrennt und in den schweren Edelgascluster freigesetzt werden. Durch jeden zweiten Laserimpuls wird das von dem schweren Edelgascluster umschlossene Plasma verstärkt und ein laserinduzierter Selbstverstärkungsprozess ausgelöst. Durch das verstärkte Plasma werden Übergänge zwischen Orbitalen von Elektronen des schweren Edelgases und anderen enthaltenen Atomen ausgelöst, wodurch es zur Emission von EUV-Strahlung kommt. Die Laserimpulseinheiten können mit einer Einheit zum Erzeugen von Strahlungsquellenpellets kombiniert werden, um ein komplettes EUV-Strahlungsquellensystem zu bilden.

公开(公告)号：DE602006006088D1

公开(公告)日：2009-05-14

申请号：DE602006006088

申请日：2006-07-25

Applicant: IBM

Inventor： DORIS BRUCE ,  COSTRINI GREGORY ,  GLUSCHENKOV OLEG ,  LEONG MEIKEI ,  SEONG NAKGEUON

IPC: H01L27/11 ,  H01L21/8244

Abstract: The present invention relates to a semiconductor device structure that includes at least one SRAM cell formed in a substrate. Such SRAM cell comprises two pull-up transistors, two pull-down transistors, and two pass-gate transistors. The pull-down transistors and the pass-gate transistors are substantially similar in channel widths and have substantially similar source-drain doping concentrations, while the SRAM cell has a beta ratio of at least 1.5. The substrate preferably comprises a hybrid substrate with at two isolated sets of regions, while carrier mobility in these two sets of regions differentiates by a factor of at least about 1.5. More preferably, the pull-down transistors of the SRAM cell are formed in one set of regions, and the pass-gate transistors are formed in the other set of regions, so that current flow in the pull-down transistors is larger than that in the pass-gate transistors.