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公开(公告)号：KR1020050099158A
公开(公告)日：2005-10-13
申请号：KR1020040024346
申请日：2004-04-09
Applicant: 삼성전자주식회사
IPC: H01L23/50
CPC classification number: H01L25/074 , H01L21/563 , H01L23/49811 , H01L23/49816
Abstract: 본 발명에서는 모듈 기판의 상하부에 실장되는 메모리 칩을 미러 패키지로 구성하고, 차동모드 신호용 핀 페어들을 핀으로 사용하지 않는 메모리 칩의 정 중앙부에 열방향으로 나란히 배열하여 차동모드 신호 전송을 이용하는 경우에 스터브 길이를 최소화하고, 반도체 메모리 소자의 고속동작시에도 신호 보전을 최대화할 수 있는 미러 패키지를 갖는 메모리 모듈이 개시된다. 상기 미러 패키지를 갖는 메모리 모듈의 구조는 양면에 볼 패드들이 배치되는 모듈 기판과, 상기 모듈 기판 양면의 상기 볼 패드들에 장착되고, 미러 패키지로 각각 구성되는 제1 및 제2 메모리 칩을 포함하고, 상기 미러 패키지는 차동모드 신호용 핀 페어들이 상기 메모리 칩의 중앙부에 열방향으로 나란히 배열되는 것을 특징으로 한다.
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公开(公告)号：KR1020050049159A
公开(公告)日：2005-05-25
申请号：KR1020030083047
申请日：2003-11-21
Applicant: 삼성전자주식회사
IPC: G11C7/10
Abstract: 동시 양방향 입출력 시스템이 개시된다. 집적 회로 소자 상호 간에 신호를 동시에 양방향으로 제공하기 위한 데이터 입출력 시스템은, 데이터를 출력하는 송신기, 서로 다른 기준 전압 레벨로부터 데이터를 펫치(fetch)하는 복수개의 수신기 및 복수개의 수신기로부터 증폭된 복수개의 데이터 신호 중 출력 데이터의 레벨에 다라 적절한 데이터를 선택하는 선택 장치를 포함한다. 본 발명에 따른 동시 양방향 입출력 시스템은 수신기에서 하나의 기준 전압 레벨을 갖도록 설계할 수 있어, 반도체 장치의 설계가 용이해지며, 하나의 수신기에서 다른 기준 전압 레벨이 다른 특성을 가지면서 생기는 데이터 검출 시의 오류 발생의 문제도 해결된다.
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公开(公告)号：KR1020050007802A
公开(公告)日：2005-01-21
申请号：KR1020030047402
申请日：2003-07-11
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C29/14 , G11C11/401 , G11C29/1201 , G11C29/48 , G11C2029/2602
Abstract: PURPOSE: A memory module and a method for testing the module are provided, which does not require to configure the additional test pattern data in order to test the semiconductor memory device of the memory module. CONSTITUTION: A memory module includes a plurality of semiconductor memory devices and a buffer unit. The plurality of semiconductor memory devices reads and writes the single parallel data with m bit. The buffer unit outputs the n bit of differential serial data applied from the outside during the normal operation to the plurality of the semiconductor memory devices by converting the n bit of differential serial data into the m bit single parallel data and outputs the m bit single parallel data to outside by converting the m bit single parallel data into the n bit differential parallel data. And, the buffer unit outputs the buffered 2n bit signal parallel data to the plurality of semiconductor memory devices and outputs the buffered m bit single parallel data to the outside.
Abstract translation: 目的：提供了一种用于测试模块的存储器模块和方法，其不需要配置附加测试图案数据，以便测试存储器模块的半导体存储器件。 构成：存储器模块包括多个半导体存储器件和缓冲器单元。 多个半导体存储器件以m位读取和写入单个并行数据。 缓冲单元通过将n位差分串行数据转换为m位单并行数据，将正常操作期间从外部施加的差分串行数据输出到多个半导体存储器件，并输出m位单并行 通过将m位单并行数据转换为n位差分并行数据将数据传送到外部。 并且，缓冲器单元将缓冲的2n位信号并行数据输出到多个半导体存储器件，并将缓冲的m位单并行数据输出到外部。
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公开(公告)号：KR100413764B1
公开(公告)日：2003-12-31
申请号：KR1020010042602
申请日：2001-07-14
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/028 , G11C7/22 , G11C7/222 , G11C29/02 , G11C29/50012 , G11C2207/2254 , H03K5/133 , H03K2005/00091 , H03L7/0814
Abstract: A delay time controlling circuit in a semiconductor memory device and method thereof for controlling a delay time preferably comprise a controller, a fuse unit having selectable fuse elements, a multiplexer, and a programmable variable delay circuit. With the multiplexer selecting the output of the controller, the controller generates a sequence of differing digital delay control signals to the programmable variable delay circuit in order to provide a plurality of unique delays in an output signal. When a desired time delay is monitored in the output signal, a programming signal is generated, which causes the specific digital control signal to be permanently programmed into the fuse unit via selective cutting of fuse elements. The multiplexer is then toggled via a selector fuse element to permanently select the output of the fuse unit as a control value source for the variable delay circuit.
Abstract translation: 用于控制延迟时间的半导体存储器件中的延迟时间控制电路及其方法优选地包括控制器，具有可选熔丝元件的熔丝单元，多路复用器以及可编程可变延迟电路。 在多路复用器选择控制器的输出的情况下，控制器向可编程可变延迟电路生成一系列不同的数字延迟控制信号，以便在输出信号中提供多个唯一延迟。 当在输出信号中监测到期望的时间延迟时，产生编程信号，该编程信号使得特定的数字控制信号通过选择性切断熔丝元件而被永久编程到熔丝单元中。 然后通过选择器熔丝元件切换多路复用器，以永久选择熔丝单元的输出作为可变延迟电路的控制值源。
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Patent Agency Ranking
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公开(公告)号：KR101816529B1
公开(公告)日：2018-01-09
申请号：KR1020110005351
申请日：2011-01-19
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1006 , G06F11/1048 , G06F2213/0038 , G11C7/109 , G11C7/22 , G11C2029/0411
Abstract: 메모리장치및 이를포함하는시스템이개시된다. 본발명의메모리장치는다수의비트라인들및 다수의메모리셀들을포함하는메모리셀 어레이; 상기메모리셀 어레이에엑세스하는엑세스블락; 및적어도하나의동작명령신호를입력받고, 상기적어도하나의동작명령신호를특정기준에따라 2개이상의패스(path)로분리하여상기엑세스블락에출력하는컨트롤러블락을포함하고, 상기엑세스블락은상기컨트롤러블락의출력신호에기초하여동작한다.
Abstract translation: 存储器件和包括该存储器件的系统被公开。 本发明的存储器件包括：存储单元阵列，包括多个位线和多个存储单元; 访问存储单元阵列的访问块; 并接收所述至少一个操作命令信号，基于特定的标准包括控制器块输出给所述至少一个操作命令信号给所述至少两个路径（路径）以分离所述访问块，访问块是 并根据控制器块的输出信号进行操作。
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公开(公告)号：KR1020170134989A
公开(公告)日：2017-12-08
申请号：KR1020160066110
申请日：2016-05-30
Applicant: 삼성전자주식회사
Abstract: 복수의뱅크어레이들을구비하는메모리셀 어레이를포함하는반도체메모리장치의동작방법에서는, 상기메모리셀 어레이의제1 영역의메모리셀들을테스트하여상기제1 영역에포함된페일셀들을검출하고, 상기검출된페일셀들에대응되는페일어드레스를판별하고, 상기판별된페일어드레스를상기제1 영역과는다른상기메모리셀 어레이의제2 영역에저장한다. 따라서테스트모드에서메모리셀 어레이의사용성을증가시킬수 있다.
Abstract translation: 操作包括：存储单元阵列，其包括多个银行阵列的，测试中的存储器单元包括在第一区中的故障单元的存储单元阵列和检测的第一区域中，所述检测的半导体存储器件的方法 并且将所确定的故障地址存储在与第一区域不同的存储器单元阵列的第二区域中。 因此，在测试模式下可以增加存储器单元阵列的可用性。
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公开(公告)号：KR101791508B1
公开(公告)日：2017-10-31
申请号：KR1020110075366
申请日：2011-07-28
Applicant: 삼성전자주식회사
Abstract: 비휘발성메모리장치가제공된다. 상기비휘발성메모리장치는다수의비휘발성메모리셀을포함하는메모리코어, RWW(Read While Write) 동작중, 상기메모리코어로부터제1 코드워드를리드하는제1 리드회로, RMW(Read Modification Write) 동작중, 상기메모리코어로부터제2 코드워드를리드하는제2 리드회로, 상기제1 리드회로와상기제2 리드회로에의해공유되고, 선택적으로상기제1 코드워드를디코딩하거나상기제2 코드워드를디코딩하는공유디코더를포함한다.
Abstract translation: 提供了一种非易失性存储器件。 非易失性存储器设备包括存储器核心，RWW（读取，而写），第一读出电路读取来自存储器内核的第一码字，（读修改写）操作的RMW，包括多个非易失性存储单元的操作 其中，所述第二读取电路从所述存储器核心读出的第二码字，所述第一读出电路和所述第二由读电路共享，并且任选地，其中所述第一解码所述码字或所述第二码字 还有一个解码数据的共享解码器。
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公开(公告)号：KR101771523B1
公开(公告)日：2017-08-25
申请号：KR1020100077451
申请日：2010-08-11
Applicant: 삼성전자주식회사
Abstract: 메모리장치가개시된다. 상기메모리장치는각각이다수개의메모리셀들을포함하며서로인접하게배치된다수개의유닛셀 어레이들과, 상기다수개의유닛셀 어레이들중에서제1그룹의유닛셀 어레이들각각에할당된다수의프로그램비트마다유효한첫 번째비트를상기제1그룹의유닛셀 어레이들각각에포함된상기다수개의메모리셀들중에서대응되는제1메모리셀에제1프로그램펄스를이용하여동시에프로그램하고상기다수의프로그램비트마다유효한두 번째비트를상기제1그룹의유닛셀 어레이들각각에포함된상기다수개의메모리셀들중에서대응되는제2메모리셀에제2프로그램펄스를이용하여동시에프로그램하는프로그램제어블록을포함한다.
Abstract translation: 公开了一种存储器件。 其中所述存储器装置是每一个是包含存储单元的数目，并分配给每个从所述多个单位晶格阵列中的第一组的单元电池阵列，和单位晶格阵列的数目下被布置成程序比特的每个其他数 从所述多个存储单元包括在每个第一组使用脉冲在同一时间程序第一方案的单位晶格阵列的第一个可用的比特的对应于这两个可用于每个的所述第一存储器单元，多个节目的比特 以从包括在每个所述第一组与第二编程脉冲的单位晶格阵列的所述多个存储器单元中的对应于在第二存储器单元中的第二位包括：在同一时间的程序的控制块的方案。
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