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    复合腔体及其形成方法
    51.
    发明申请
    复合腔体及其形成方法 审中-公开

    公开(公告)号：WO2015161641A1

    公开(公告)日：2015-10-29

    申请号：PCT/CN2014/090326

    申请日：2014-11-05

    Applicant: 上海先进半导体制造股份有限公司

    Inventor： 徐元俊 ,  颜毅林 ,  薛维佳

    IPC: B81B7/00 ,  B81B7/02 ,  B81C1/00 ,  B81C3/00

    CPC classification number: B81B7/02 ,  B81B2201/0257 ,  B81B2203/0127 ,  B81B2203/0315 ,  B81C1/00158 ,  B81C1/00396 ,  B81C2201/0132 ,  B81C2201/0133 ,  B81C2201/019 ,  B81C2201/0198 ,  B81C2201/053

    Abstract: 一种复合腔体的形成方法及采用该方法形成的复合腔体，包括以下步骤：提供硅衬底（101）；在其正面形成氧化层；对氧化层作图形化，形成一个或多个凹槽（103），凹槽（103）的位置与待形成的小腔体（109）的位置对应；提供键合片（104），将其与图形化的氧化层键合，在硅衬底（101）与键合片（104）之间形成一个或多个密闭的微腔结构（105）；在键合片（104）的上方形成保护膜（106），并在硅衬底（101）的背面形成掩蔽层（107）；对掩蔽层（107）作图形化，掩蔽层（107）的图形与待形成的大腔体（108）的位置对应；以掩蔽层（107）为掩模，从背面刻蚀硅衬底（101）至其正面的氧化层，在硅衬底（101）中形成大腔体（108）；以掩蔽层（107）和氧化层为掩模，从背面穿过硅衬底（101）刻蚀键合片（104）至其上方的保护膜（106），在键合片（104）中形成一个或多个小腔体（109）。该复合腔体的形成方法很好地控制了复合腔体中小腔体（109）所在的半导体介质层的厚度均匀性。

    METHOD OF FABRICATING NANO-SCALE STRUCTURES AND NANO-SCALE STRUCTURES FABRICATED USING THE METHOD
    53.
    发明申请
    METHOD OF FABRICATING NANO-SCALE STRUCTURES AND NANO-SCALE STRUCTURES FABRICATED USING THE METHOD 审中-公开
    使用该方法制作纳米尺度结构和纳米尺度结构的方法

    公开(公告)号：WO2014169383A1

    公开(公告)日：2014-10-23

    申请号：PCT/CA2014/050363

    申请日：2014-04-09

    Applicant: CUI, Bo ,  DEY, Ripon Kumar

    Inventor： CUI, Bo ,  DEY, Ripon Kumar

    IPC: C23F1/02 ,  B82Y40/00 ,  C23F1/12 ,  G01Q70/16

    CPC classification number: B81C1/00111 ,  B81B1/008 ,  B81B2201/12 ,  B81B2203/0361 ,  B81C2201/0132 ,  B81C2201/053 ,  B82Y30/00 ,  B82Y40/00 ,  G01Q70/12 ,  H01L21/3065 ,  H01L21/31144 ,  H01L21/32134 ,  H01L21/32139

    Abstract: The invention provides a fabrication method of batch producing nano-scale structures, such as arrays of silicon pillars of high aspect ratio. The invention also relates to providing arrays of high aspect ratio silicon pillars fabricated using the improved fabrication method. The array of silicon pillars is fabricated from arrays of low aspect ratio pyramid-shaped structures. Mask formed from a hard material, such as a metal mask, is formed on top of each of the pyramid-shaped structures in a batch process. The pyramid-shaped structures are subsequently etched to remove substrate materials not protected by the hard masks, so that a high aspect ratio pillar or shaft is formed on the pyramid-shaped low aspect ratio base, resulting in an array of high aspect ratio silicon pillars.

    Abstract translation: 本发明提供了批量生产纳米级结构的制造方法，例如高纵横比的硅柱阵列。 本发明还涉及使用改进的制造方法制造的高纵横比硅柱阵列。 硅柱阵列由低纵横比金字塔形结构的阵列制成。 由金属掩模等硬质材料形成的掩模在分批处理中形成在每个金字塔形结构的顶部上。 金字塔形结构随后被蚀刻以除去未被硬掩模保护的衬底材料，从而在金字塔形的低纵横比基底上形成高纵横比的柱或轴，导致高纵横比硅柱的阵列 。

    LOW-VOLTAGE MEMS SHUTTER ASSEMBLIES
    54.
    发明申请
    LOW-VOLTAGE MEMS SHUTTER ASSEMBLIES 审中-公开
    低压MEMS快门总成

    公开(公告)号：WO2014120444A1

    公开(公告)日：2014-08-07

    申请号：PCT/US2014/011660

    申请日：2014-01-15

    Applicant: PIXTRONIX, INC.

    Inventor： VILLARREAL, Javier ,  BROSNIHAN, Timothy J. ,  STEYN, Jasper Lodewyk ,  PAYNE, Richard S. ,  LEWIS, Stephen R.

    IPC: B81B3/00 ,  G02B26/02

    CPC classification number: G02B26/02 ,  B81B3/007 ,  B81B2201/045 ,  B81B2203/0163 ,  B81B2203/051 ,  B81C2201/053 ,  B81C2201/112 ,  G02B26/023 ,  G09G3/22

    Abstract: This disclosure provides systems, methods and apparatus for providing relatively thinner and less stiff compliant beams for a shutter assembly. A protective coating is deposited and patterned over the shutter assembly before it is released from a sacrificial mold over which the shutter assembly is formed. Because some primary surfaces of the compliant beams are in contact with the sacrificial mold, these primary surfaces are not coated with the protective coating. Therefore, when the shutter assembly is finally released, the resulting compliant beams are relatively thinner and less stiff providing a reduction in an actuation voltage used to operate the shutter assembly. In some instances, the protective coating is patterned into discontinuous segments before release.

    Abstract translation: 本公开提供了用于为快门组件提供相对较薄且较不硬的柔性梁的系统，方法和装置。 在从快门组件形成的牺牲模具释放之前，将保护涂层沉积并在其上形成图案。 由于柔性梁的一些主表面与牺牲模具接触，所以这些主表面没有涂覆保护涂层。 因此，当快门组件最终被释放时，所产生的柔性梁相对较薄并且较不硬，从而降低用于操作闸板组件的致动电压。 在一些情况下，保护性涂层在释放之前被图案化成不连续段。

    Method of making a MEMS device
    58.
    发明公开
    Method of making a MEMS device 审中-公开
    Verfahren zur Herstellung einer MEMS-Vorrichtung

    公开(公告)号：EP2476644A2

    公开(公告)日：2012-07-18

    申请号：EP11184861.0

    申请日：2011-10-12

    Applicant: Freescale Semiconductor, Inc.

    Inventor： Karlin, Lisa H ,  Kierst, David W. ,  Liu, Lianjun ,  Liu, Wie ,  Montez, Ruben B. ,  Steimle, Robert F.

    IPC: B81C1/00

    CPC classification number: B81C1/00801 ,  B81B2207/07 ,  B81C2201/053

    Abstract: A method of forming a MEMS device (10) includes forming a sacrificial layer (34) over a substrate (12). The method further includes forming a metal layer (42) over the sacrificial layer (34) and forming a protection layer (44) overlying the metal layer (42). The method further includes etching the protection layer (44) and the metal layer (42) to form a structure (56) having a remaining portion of the protection layer formed over a remaining portion of the metal layer. The method further includes etching the sacrificial layer (34) to form a movable portion of the MEMS device, wherein the remaining portion of the protection layer protects the remaining portion of the metal layer during the etching of the sacrificial layer (34) to form the movable portion of the MEMS device (10).

    Abstract translation: 形成MEMS器件（10）的方法包括在衬底（12）上形成牺牲层（34）。 该方法还包括在牺牲层（34）上方形成金属层（42），并形成覆盖在金属层（42）上的保护层（44）。 该方法还包括蚀刻保护层（44）和金属层（42）以形成在金属层的剩余部分上形成保护层的剩余部分的结构（56）。 该方法还包括蚀刻牺牲层（34）以形成MEMS器件的可移动部分，其中保护层的剩余部分在蚀刻牺牲层（34）期间保护金属层的剩余部分，以形成 MEMS器件（10）的可移动部分。

    Multi-layer substrate structure and manufacturing method for the same
    60.
    发明公开
    Multi-layer substrate structure and manufacturing method for the same 审中-公开
    Mehrschichtige Substratstruktur und Herstellungsverfahrendafür

    公开(公告)号：EP2399863A1

    公开(公告)日：2011-12-28

    申请号：EP10166782.2

    申请日：2010-06-22

    Applicant: VALTION TEKNILLINEN TUTKIMUSKESKUS

    Inventor： Puurunen, Riikka ,  Henttinen, Kimmo ,  Kattelus, Hannu ,  Suni, Tommi

    IPC: B81C1/00

    CPC classification number: H01L21/0228 ,  B81B2203/0118 ,  B81B2203/0315 ,  B81C1/00801 ,  B81C2201/014 ,  B81C2201/0167 ,  B81C2201/053 ,  B81C2203/0118 ,  H01L29/02

    Abstract: A method for manufacturing a multi-layer substrate structure comprising obtaining a first and second wafer, such as two silicon wafers, wherein at least one of the wafers may be optionally provided with a material layer such as an oxide layer (302, 404), forming a cavity on the bond side of the first wafer (306, 406), depositing, preferably by ALD (Atomic Layer Deposition), a material layer, such as alumina layer, on either wafer arranged so as to at least in places face the other wafer and cover at least portion of the cavity of the first wafer, such as bottom, wall and/or edge thereof, and enable stopping etching, such as plasma etching, into the underlying material (308, 408), and bonding the wafers provided with at least the aforesaid ALD layer as an intermediate layer together to form the multi-layer semiconductor substrate structure (310, 312). A related multi-layer substrate structure is presented.

    Abstract translation: 一种用于制造多层衬底结构的方法，包括获得第一和第二晶片，例如两个硅晶片，其中至少一个晶片可以可选地设置有诸如氧化物层（302,404）的材料层， 在第一晶片（306,406）的接合侧上形成空腔，优选地通过ALD（原子层沉积）沉积材料层，例如氧化铝层，在任一晶片上布置，至少在面向 其他晶片并且覆盖第一晶片的空腔的至少部分，例如其底部，壁和/或边缘，并且使得能够停止诸如等离子体蚀刻的蚀刻到下面的材料（308,408）中，并且将晶片 至少设置上述ALD层作为中间层，以形成多层半导体衬底结构（310,312）。 提出了相关的多层基板结构。

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