公开(公告)号：KR1020010053771A

公开(公告)日：2001-07-02

申请号：KR1019990054279

申请日：1999-12-01

Applicant: 한국전자통신연구원

Inventor： 김해천 ,  양전욱 ,  곽명현 ,  문재경 ,  임종원 ,  이재진

IPC: H01L21/306

Abstract: PURPOSE: A method for photoelectrochemical etching of a semiconductor using an energy band bending is provided to improve an etching speed for the third group-nitrides by using a diluted etching solution. CONSTITUTION: An etching mask(3) is formed on a predetermined portion of a substrate(1). A resistance contact portion(4) is formed at one part of the substrate(1). An electric power is applied to the resistant contact portion(4). An insulating layer(6) is formed in order not to expose a connection portion between the resistance contact portion(4) and the power. The substrate(1) and the other electrode connected with the power source are soaked into an etching solution(11). A well is formed on a surface of the substrate(1) by applying the power to the substrate(1). An etching process is performed by irradiating the light larger than an energy gap of the substrate(1).

Abstract translation: 目的：提供使用能带弯曲对半导体进行光电化学蚀刻的方法，以通过使用稀释蚀刻溶液来提高第三组氮化物的蚀刻速度。 构成：在基板（1）的预定部分上形成蚀刻掩模（3）。 电阻接触部分（4）形成在衬底（1）的一部分处。 电力施加到电阻接触部分（4）上。 为了不暴露电阻接触部分（4）和电源之间的连接部分，形成绝缘层（6）。 将衬底（1）和与电源连接的另一电极浸入蚀刻溶液（11）中。 通过向基板（1）施加电力，在基板（1）的表面上形成阱。 通过照射比基板（1）的能隙大的光来进行蚀刻处理。

公开(公告)号：KR100261306B1

公开(公告)日：2000-07-01

申请号：KR1019970070328

申请日：1997-12-19

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 양전욱 ,  문재경 ,  이재진 ,  편광의

IPC: H01L29/78

Abstract: PURPOSE: A fabrication method of an MESFET(Metal semiconductor field effect transistor) is provided to form a very fine gate of 0.1 micrometer or less by deciding the size of the gate through the inclined surface of a substrate to be etched and the etching amount of a flat surface. CONSTITUTION: An impurity doped channel layer(3) is formed on a substrate(1) and one end surface of the channel layer is etched to be inclined using an etching mask. Then, a first flat film is formed on the channel layer(3), and the surface of the channel layer(3) which wasn't etched is smoothened by etching the flat film. Next, the channel layer(3) is again etched to be inclined to form a sharp portion on the edge of the channel layer by using the flat film as an etching mask. Then, a second flat film on all surface of the etched channel layer, and then the second flat film is etched so that the sharp portion of the channel layer is exposed with a desired width. Finally, the exposed channel layer is etched to define a gate region.

Abstract translation: 目的：提供MESFET（金属半导体场效应晶体管）的制造方法，通过决定通过待蚀刻基板的倾斜面的栅极的尺寸和蚀刻量，形成0.1微米以下的非常精细的栅极 平坦的表面。 构成：在衬底（1）上形成杂质掺杂沟道层（3），并且使用蚀刻掩模蚀刻沟道层的一个端面以倾斜。 然后，在沟道层（3）上形成第一平坦膜，并且通过蚀刻平坦膜来平滑未蚀刻的沟道层（3）的表面。 接下来，通过使用平面膜作为蚀刻掩模，再次蚀刻沟道层（3）以倾斜以在沟道层的边缘上形成尖锐部分。 然后，在蚀刻的沟道层的所有表面上的第二平坦膜，然后蚀刻第二平坦膜，使得沟道层的尖锐部分以期望的宽度暴露。 最后，暴露的沟道层被蚀刻以限定栅极区域。

公开(公告)号：KR100224316B1

公开(公告)日：1999-10-15

申请号：KR1019960069812

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 박철순 ,  윤경식 ,  양전욱 ,  오응기 ,  이창석

IPC: H03K23/00

Abstract: [청구범위에 기재된 발명이 속한 기술분야]
다이나믹 주파수 분주기.
[발명이 해결하려고 하는 기술적 과제]
저주파에서의 동작 특성 저하를 개선하기 위한 다이나믹 분주기를 제공함.
[발명의 해결방법의 요지]
제1의 인버터와 상기 인버터에 입력과 출력에 다른 인버터를 교차로 연결시킨 제1의 래치단과 통과 트랜지스터, 그리고 제2 의 인버터와 상기 인버터에 연결된 제2 의 래치단, 그리고 제3의 인버터와 통과 트랜지스터로 구성하고, 이에 따라 종래의 다이아믹 분주기의 인버터에 또 다른 인버터의 입출력을 교차 접속시켜 구성된 래치가 구동 트랜지스터의 게이트-소오스간 캐패시턴스의 충방전에 의한 신호 지연작용을 래치단이 수행하도록 함.
[발명의 중요한 용도]
저주파에서도 동작이 가능한 주파수 분주기.

公开(公告)号：KR100170479B1

公开(公告)日：1999-02-01

申请号：KR1019950052637

申请日：1995-12-20

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  이진희 ,  윤형섭 ,  양전욱 ,  김기홍 ,  박철순

IPC: H01L29/812

Abstract: 본 발명은 T-형 게이트 형성방법에 관한 것으로서, 반도체 기판 상에 감광막을 도포하고 소정 부분이 중첩되도록 동일한 마스크를 이동시키면서 파장이 짧은 자외선으로 2번 노광시키고 현상하여 T-형의 개구를 형성하는 공정과, 상기 감광막에 실란 용액을 선택적으로 확산시켜 부피 팽창시키는 공정과, 상술한 구조의 전 표면에 금속을 증착하여 개구 내에 반도체 기판과 접촉되는 T-형의 게이트 전극을 형성하는 공정과, 상기 감광막을 제거하는 공정을 구비한다.
따라서, 해상력 한계 이하의 감광막 패턴을 형성할 수 있으며 재현성 및 균일도가 향상된다.

公开(公告)号：KR100163741B1

公开(公告)日：1998-12-01

申请号：KR1019940036027

申请日：1994-12-22

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  양전욱 ,  박철순

IPC: H01L29/40

Abstract: 본 발명은 고전자 이동도 트랜지스터(HEMT), 금속-반도체 전계효과 트랜지스터(MESFET) 등의 전계효과형 반도체 소자 또는 이종접합 바이폴라 트랜지스터법은, 반절연 갈륨비소 기판(1) 상에 채널층(2)과 소오스 전극 및 드레인 전극의 형성을 위한 감광막의 패턴(3)을 형성하는 공정과; Ni, Ge, Au, Ti, Au 순서로 증착된 5층구조의 오믹금속층(4)을 그 위에 형성하는 공정과; 상기 감광막 패턴(3)을 제거하여 5층구조의 오믹금속층으로 된 소오스/드레인 전극을 형성하는 공정과; 그 위에 저온에서 증착한 2층 이상의 구조의 절연층으로 이루어진 오믹금속 보호막을 도포하는 공정과; 상기 오믹금속층을 상이한 온도에서 2단계로 열처리하는 공정과; 상기 오믹금속 보호막을 제거하는 공정과; 소정의 감광막 패턴을 그 위에 형성하여 게이트 영역을 정의하는 공정과; 금속막을 증착하여 상기 소정의 감광막 패턴을 마스크로 사용하여 T-형상의 게이트를 형성하는 공정을 포함한다. 이로써, 낮은 접촉저항의 특성을 얻을 수 있어 전기적 특성을 향상시킬 수 있다.

公开(公告)号：KR1019980043742A

公开(公告)日：1998-09-05

申请号：KR1019960061701

申请日：1996-12-04

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  오응기 ,  박철순 ,  편광의

IPC: H01L21/334

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
종래의 기술은 여러 단계의 전류흐름 상태를 갖도록 하기 위하여 여러 개의 소자로 구성되기 때문에 그 구성 및 공정이 복잡하고, 특성 또한 우수하지 못할 뿐만 아니라, 게이트 전압 변화에 대한 여유도가 작은 출력 특성을 나타내는 문제점이 있었음.
3. 발명의 해결방법의 요지
전계효과 트랜지스터의 드레인과 게이트 아래의 채널 사이의 도전층에 절연층을 삽입함으로써 드레인과 게이트 사이에서 채널층과 절연층 채널층이 반복되도록 구성하여 인가된 게이트 전압의 크기에 다라 절연층에 의해 게이트와 드레인 사이에 있는 구분된 채널이 선택되도록하여 여러 단계의 전류흐름 상태를 만들 수 있는 전계 효과 트랜지스터 제조 방법을 제공하고자 함.
4. 발명의 중요한 용도
게이트 전압에 따라 전류의 흐름을 선택할 수 있는 스위칭 회로에 이용됨.

公开(公告)号：KR100137581B1

公开(公告)日：1998-06-01

申请号：KR1019940032093

申请日：1994-11-30

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  양전욱 ,  박형무 ,  박철순

IPC: H01L21/334

Abstract: 본 발명은 갈륨비소 HEMT소자의 티(T)형 게이트 형성방법에 관한 것으로 보다 상세하게는 저잡음 특성이 우수하고 동작속도가 빨라 통신용 소자 및 고속 컴퓨터에 많이 이용되는 감륨비소 HEMT소자의 게이트 금속에 있어서 광 노광과 전자빔 노광을 병행하여 사용하고 저온 중간막을 이용함으로써 매우 안정하고 낮은 저항을 갖는 T형 게이트 금속을 형성할 수 있는 티(T)형 게이트 형성방법에 관한 것이다.
특징적인 구성으로는 발절연성의 갈륨비소기판위에 2차원 전자가스층을 형성하고 그 위에 다시 식각정지를 위한 알미늄갈륨비소층을 형성한 후 갈륨비소도핑층을 형성하여 성장시킨 기판을 이용하여 티(T)형 게이트를 형성하는 감륨비소 HEMT소자의 티(T)형 게이트 제조방법에 있어서, 상기 기판의 갈륨비소도핑층위에 전자빔에 의해 노광을 실시하기 위해 1차로 전자빔 노광용 감광막을 도포하여 열처리 하는제1공정과, 상기 제1공정에서 열처리된 감광막위에 중간막을 도포하여 저온에서 저온 중간막을 형성하는 제2공정과, 상기 제2공정에서 형성된 저온 중간막위에 다시 광에 의한 노광을 실시하기 위해 광 노광용 감광막을 도포하여 열처리하는 제3공정과, 상기 제3공정에서 열처리된 광 노광용 감광막을 스테퍼로 노광하여 원하는 패턴을 형성하고 � �� 형상을 이용하여 상기 저온 중간막을 습식식각방법에 의해 수평방향으로 과식각하여 광 노광용 감광막의 아래에 언더컷팅부를 만드는 제4공정과, 상기 제4공정의 식각이후 전자빔을 사용하여 전자빔 노광용 감광막위에 원하는 미세한 패턴을 형성하고 그 패턴을 이용하여 갈륨비소도핑층을 선택적으로 리세스식각하여 T형상을 형성하는 제5공정과, 상기 제5공정에 형성된 T형상을 이용하여 게이트 금속을 증착하는 제6공장과, 상기 제6공정에서 증착된 게이트 금속을 리프트-오프방법으로 T형 게이트를 형성하는 제7공정으로 이루어짐에 있다.

公开(公告)号：KR1019970007105B1

公开(公告)日：1997-05-02

申请号：KR1019930027214

申请日：1993-12-10

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  강석봉 ,  박철순 ,  박형무

IPC: H01L21/30

Abstract: A method of fabricating a T-shape gate using double exposure includes a step (a) of coating photoresist layer 2 on a semi-insulating GaAs substrate 1, firstly exposing the photoresist layer 2 using a photomask 3 on which an opaque pattern 4 is formed and optical stepper, moving the substrate 1 by a predetermined distance and secondarily exposing the photoresist layer 2 to form a fine unexposed region therein, a step (b) of developing the unexposed portion of the photoresist layer 2 to remove it, thereby forming a fine line width 9 of the photoresist layer, a step (c) of hardening the photoresist layer having the fine line width at a temperature of above 150 deg. c, to form a hardened photoresist layer 10, a step (d) of coating photoresist 11 on the hardened photoresist layer 10, the photoresist layer 11 having a pattern wider than the fine line width, the photoresist pattern having inverse-imgae slope, and exposing and developing the photoresist layer 11 using the optical stepper and photomask, a step (e) of cleaning the substrate and depositing metals 12 and 13 thereon, a step (f) of lifting off the metal layer 13 on the photoresist layer 11 by dipping the substrate in a photoresist solvent and removing the hardened photoresist layer 10 through dry etching process using oxygen plasma, thereby forming a T-shape gate 12.

Abstract translation: 使用双重曝光制造T形栅极的方法包括在半绝缘GaAs衬底1上涂覆光致抗蚀剂层2的步骤（a），首先使用其上形成有不透明图案4的光掩模3曝光光致抗蚀剂层2 和光学步进器，将基板1移动预定距离，并且二次曝光光致抗蚀剂层2以在其中形成微细的未曝光区域;使光致抗蚀剂层2的未曝光部分显影以除去的步骤（b），从而形成微细 光致抗蚀剂层的线宽9，使在高于150度的温度下具有细线宽度的光致抗蚀剂层硬化的步骤（c） c，以形成硬化的光致抗蚀剂层10，在硬化的光致抗蚀剂层10上涂覆光致抗蚀剂11的步骤（d），具有比细线宽度更宽的图案的光致抗蚀剂层11，具有反斜率的光刻胶图案，以及 使用光学步进机和光掩模曝光和显影光致抗蚀剂层11，清洁基板并在其上沉积金属12和13的步骤（e）;通过浸渍剥离光致抗蚀剂层11上的金属层13的步骤（f） 该基板在光致抗蚀剂溶剂中，并通过使用氧等离子体的干蚀刻工艺去除硬化的光致抗蚀剂层10，由此形成T形门12。

公开(公告)号：KR100099073B1

公开(公告)日：1996-05-06

申请号：KR1019920025004

申请日：1992-12-22

Applicant: 한국전자통신연구원

Inventor： 이경호 ,  양전욱 ,  최영규 ,  조경익

IPC: H01L29/772

公开(公告)号：KR1019960001615B1

公开(公告)日：1996-02-02

申请号：KR1019920025004

申请日：1992-12-22

Applicant: 한국전자통신연구원

Inventor： 이경호 ,  양전욱 ,  최영규 ,  조경익

IPC: H01L29/772

Abstract: depositing a silicon nitride layer, forming a N+ pattern photoresist layer, and etching some parts of the silicon nitride layer where the N+ pattern photoresist layer is not formed; removing the N+ pattern photoresist layer, forming a n-type channel pattern photoresist layer, and forming an impurity region by implanting silicon ion; annealing an insulating layer and activating the implanted impurities; removing the insulating layer and forming an ohmic contact; forming a gate electrode pattern photoresist layer and removing the silicon nitride layer; and forming a gate electrode and removing the gate electrode pattern photoresist layer.

Abstract translation: 沉积氮化硅层，形成N +图案光致抗蚀剂层，并蚀刻未形成N +图案光致抗蚀剂层的氮化硅层的一些部分; 去除N +图案光致抗蚀剂层，形成n型沟道图案光致抗蚀剂层，并通过注入硅离子形成杂质区; 退火绝缘层并激活注入的杂质; 去除绝缘层并形成欧姆接触; 形成栅电极图案光致抗蚀剂层并去除氮化硅层; 以及形成栅电极并去除栅电极图案光致抗蚀剂层。