公开(公告)号：AT312411T

公开(公告)日：2005-12-15

申请号：AT02768930

申请日：2002-09-27

Applicant: INTEL CORP

Inventor： WONG LAWRENCE ,  MORROW PATRICK ,  LEU JIHPERNG ,  OTT ANDREW ,  KLOSTER GRANT

IPC: H01L21/768 ,  H01L23/532

Abstract: A dual-damascene process where first alternate ILDs are made of a first material and second alternate ILDs are made of a second material. Each material is etchable at a faster rate than the other in the presence of different etchant such as for an organic polymer and an inorganic low k material. This allows the ILDs to be deposited alternately on one another without an etchant stop layer thereby reducing capacitance.

公开(公告)号：SG10202007832SA

公开(公告)日：2021-04-29

申请号：SG10202007832S

申请日：2020-08-17

Applicant: INTEL CORP

Inventor： ELSHERBINI ADEL ,  SWAN JOHANNA ,  LIFF SHAWNA ,  MORROW PATRICK ,  PASDAST GERALD ,  LE VAN

Abstract: Composite IC chip including a chiplet embedded within metallization levels of a host IC chip. The chiplet may include a device layer and one or more metallization layers interconnecting passive and/or active devices into chiplet circuitry. The host IC may include a device layer and one or more metallization layers interconnecting passive and/or active devices into host chip circuitry. Features of one of the chiplet metallization layers may be directly bonded to features of one of the host IC metallization layers, interconnecting the two circuitries into a composite circuitry. A dielectric material may be applied over the chiplet. The dielectric and chiplet may be thinned with a planarization process, and additional metallization layers fabricated over the chiplet and host chip, for example to form first level interconnect interfaces. The composite IC chip structure may be assembled into a package substantially as a monolithic IC chip.

公开(公告)号：DE102020113778A1

公开(公告)日：2020-12-31

申请号：DE102020113778

申请日：2020-05-21

Applicant: INTEL CORP

Inventor： MANNEBACH EHREN ,  LILAK AARON D ,  YOO HUI JAE ,  MORROW PATRICK ,  PHAN ANH ,  RACHMADY WILLY ,  HUANG CHENG-YING ,  DEWEY GILBERT

IPC: H01L23/535 ,  H01L21/60 ,  H01L21/8234 ,  H01L23/538 ,  H01L27/088

Abstract: Ein Bauelement ist offenbart. Das Bauelement umfasst eine erste epitaktische Region, eine zweite epitaktische Region, eine erste Gate-Region zwischen der ersten epitaktischen Region und einer zweiten epitaktischen Region, eine erste Dielektrikumsstruktur unterhalb der ersten epitaktischen Region, eine zweite Dielektrikumsstruktur unterhalb der zweiten epitaktischen Region, eine dritte epitaktische Region unterhalb der ersten epitaktischen Region, eine vierte epitaktische Region unterhalb der zweiten epitaktischen Region und eine zweite Gate-Region zwischen der dritten epitaktischen Region und einer vierten epitaktischen Region und unter der ersten Gate-Region. Das Bauelement umfasst auch ein Leiter-Via, das sich von der ersten epitaktischen Region durch die erste Dielektrikumsstruktur und die dritte epitaktische Region erstreckt, wobei das Leiter-Via an einem Ende des Leiter-Vias, das die erste epitaktische Region kontaktiert, schmaler ist als an einem gegenüberliegenden Ende.

公开(公告)号：DE102019130505A1

公开(公告)日：2020-06-18

申请号：DE102019130505

申请日：2019-11-12

Applicant: INTEL CORP

Inventor： JUN KIMIN ,  KAVALIEROS JACK T ,  DEWEY GILBERT ,  RACHMADY WILLY ,  LILAK AARON D ,  MUELLER BRENNEN ,  YOO HUI JAE ,  MORROW PATRICK ,  PHAN ANH ,  HUANG CHENG-YING ,  MANNEBACH EHREN

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/51

Abstract: Ausführungsbeispiele beschreiben hierin Techniken für ein Halbleiterbauelement über einem Halbleitersubstrat. Eine erste Bond-Schicht ist über dem Halbleitersubstrat. Einer oder mehrere Nanodrähte sind über der ersten Bond-Schicht gebildet, um eine Kanalschicht zu sein. Eine Gate-Elektrode ist um einen Nanodraht, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem Nanodraht getrennt ist. Eine Source-Elektrode oder eine Drain-Elektrode ist in Kontakt mit dem Nanodraht, über einem Bond-Bereich einer zweiten Bond-Schicht und getrennt von der Gate-Elektrode durch einen Abstandshalter, wobei die zweite Bond-Schicht über und in direktem Kontakt mit der ersten Bond-Schicht ist. Andere Ausführungsbeispiele können beschrieben und/oder beansprucht sein.

公开(公告)号：SG10201811195PA

公开(公告)日：2019-01-30

申请号：SG10201811195P

申请日：2014-06-16

Applicant: INTEL CORP

Inventor： NELSON DONALD W ,  WEBB CLAIR ,  MORROW PATRICK ,  JUN KIMIN

Abstract: EMBEDDED MEMORY IN INTERCONNECT STACK ON SILICON DIE A method including forming a plurality of first interconnects and a plurality of second interconnects on opposite sides of an integrated circuit device layer including a plurality of circuit devices, wherein forming ones of the plurality of first interconnects and a plurality of second interconnects includes embedding memory devices therein. An apparatus including a substrate including a plurality of first interconnects and a plurality of second interconnects on opposite sides of an integrated circuit device layer including a plurality of circuit devices, wherein ones of the plurality of first interconnects and a plurality of second interconnects includes memory devices embedded therein. Fig. 1

公开(公告)号：DE112015006946T5

公开(公告)日：2018-06-21

申请号：DE112015006946

申请日：2015-09-25

Applicant: INTEL CORP

Inventor： MORROW PATRICK ,  JUN KIMIN ,  SON IL-SEOK ,  NELSON DONALD W

IPC: H01L29/78 ,  H01L21/336

Abstract: Eine Vorrichtung, die eine Schaltungsstruktur, die eine erste Seite, die eine Einrichtungsschicht enthält, die mehrere Einrichtungen enthält, und eine gegenüberliegende zweite Seite enthält; einen elektrisch leitfähigen Kontakt, der an eine der mehreren Einrichtungen auf der ersten Seite gekoppelt ist; und eine elektrisch leitfähige Zwischenverbindung, die auf der zweiten Seite der Struktur angeordnet und an den leitfähigen Kontakt gekoppelt ist, enthält. Ein Verfahren, das ein Bilden einer Transistoreinrichtung, die einen Kanal zwischen einer Source und einem Drain und eine Gate-Elektrode auf dem Kanal enthält, eine erste Seite der Einrichtung definierend; ein Bilden eines elektrisch leitfähigen Kontakts zu einem von der Source und dem Drain von der ersten Seite; und ein Bilden einer Zwischenverbindung auf einer zweiten Seite der Einrichtung, wobei die Zwischenverbindung an den Kontakt gekoppelt ist, enthält.

公开(公告)号：DE112015006943T5

公开(公告)日：2018-06-14

申请号：DE112015006943

申请日：2015-09-24

Applicant: INTEL CORP

Inventor： DASGUPTA SANSAPTAK ,  RADOSAVLJEVIC MARKO ,  THEN HAN WUI ,  PILLARISETTY RAVI ,  JUN KIMIN ,  MORROW PATRICK ,  RAO VALLURI R ,  FISCHER PAUL B ,  CHAU ROBERT S

IPC: H01L21/8238

Abstract: Die elektrischen und elektrochemischen Eigenschaften verschiedener Halbleiter können die Verwendbarkeit verschiedener Halbleitermaterialien für einen oder mehrere Zwecke einschränken. Eine fertiggestellte Galliumnitrid- (GaN-) Halbleiterschicht, die eine Anzahl integrierter GaN-Leistungsverwaltungsschaltungs- (PMIC-) Nacktchips enthält, kann an eine fertiggestellte Siliciumhalbleiterschicht gebondet werden, die eine Anzahl komplementärer Metalloxid- (CMOS-) Steuerschaltungs-Nacktchips enthält. Die fertiggestellte GaN-Schicht und die fertiggestellte Siliciumschicht können die volle Größe aufweisen (z.B. 300 mm). Eine Schichttransferoperation kann verwendet werden, um die fertiggestellte GaN-Schicht an die fertiggestellte Siliciumschicht zu bonden. Die Schichttransferoperation kann auf Wafern voller Größe durchgeführt werden. Nach dem Abschneiden der Wafer voller Größe kann eine hohe Anzahl von Mehrschicht-Nacktchips hergestellt werden, wobei jeder eine auf einen Siliciumnacktchip transferierte GaN-Nacktchip-Schicht aufweist.

公开(公告)号：DE112015006939T5

公开(公告)日：2018-06-14

申请号：DE112015006939

申请日：2015-09-25

Applicant: INTEL CORP

Inventor： LILAK AARON D ,  MORROW PATRICK ,  CEA STEPHEN M ,  MEHANDRU RISHABH ,  WEBER CORY E

IPC: H01L29/78 ,  H01L21/336

Abstract: [00119] Ausführungsformen der vorliegenden Erfindung betreffen eine Ausbildung von Finnen mit unterschiedlichen aktiven Kanalhöhen in einer Tri-Gate- oder einer Fin-FET-Vorrichtung. In einer Ausführungsform werden mindestens zwei Finnen an einer Vorderseite des Substrats ausgebildet. Eine Gatestruktur erstreckt sich über eine obere Fläche und ein Paar Seitenwände von zumindest einem Teil der Finnen. In einer Ausführungsform wird das Substrat ausgedünnt, um die untere Fläche der Finnen freizulegen. Als nächstes kann eine Rückseitenätzung an jeder Finne durchgeführt werden, um aktive Kanalregionen auszubilden. Die Finnen können in unterschiedlichen Tiefen ausgespart werden, wodurch aktive Kanalregionen mit unterschiedlichen Höhen ausgebildet werden.

公开(公告)号：SG11201608947SA

公开(公告)日：2016-11-29

申请号：SG11201608947S

申请日：2014-06-16

Applicant: INTEL CORP

Inventor： NELSON DONALD W ,  WEBB CLAIR M ,  MORROW PATRICK ,  JUN KIMIN

IPC: H01L21/335 ,  H01L29/78

Abstract: A method including forming a plurality of first interconnects and a plurality of second interconnects on opposite sides of an integrated circuit device layer including a plurality of circuit devices, wherein forming ones of the plurality of first interconnects and a plurality of second interconnects includes embedding memory devices therein. An apparatus including a substrate including a plurality of first interconnects and a plurality of second interconnects on opposite sides of an integrated circuit device layer including a plurality of circuit devices, wherein ones of the plurality of first interconnects and a plurality of second interconnects includes memory devices embedded therein.

公开(公告)号：DE112006002909B4

公开(公告)日：2014-10-30

申请号：DE112006002909

申请日：2006-10-24

Applicant: INTEL CORP

Inventor： BASKARAN RAJASHREE ,  RAMANATHAN SHRIRAM ,  MORROW PATRICK

IPC: H01L23/367 ,  H01L21/283 ,  H01L21/768 ,  H01L23/48 ,  H01L23/522 ,  H01L25/065

Abstract: Vorrichtung, die umfasst: einen Metallisierungsbereich mit mehreren Metallschichten auf einer Bauteilschicht eines Substrats; ein Via, das sich durch das Substrat und die Bauteilschicht erstreckt und eine Metallschicht in dem Metallisierungsbereich berührt; einen Bereich zur Wärmeverteilung und zur Spannungskonstruktion in dem Substrat und benachbart zur Bauteilschicht; ein Verbindungselement auf dem Metallisierungsbereich, wobei das Verbindungselement mit einer aktiven Oberfläche eines zweiten Substrats verbunden ist; und eine Kühleinrichtung, die mit einer der aktiven Oberfläche entgegengesetzten Oberfläche des zweiten Substrats verbunden ist.