公开(公告)号：KR1020110108136A

公开(公告)日：2011-10-05

申请号：KR1020100027467

申请日：2010-03-26

Applicant: 삼성전자주식회사

Inventor： 김동한 ,  박성우 ,  박진우 ,  임소영 ,  김정환 ,  배광진 ,  이파란

IPC: H01L23/498 ,  H01L23/31 ,  H01L23/00 ,  H01L21/683 ,  H01L25/065 ,  H01L25/10

CPC classification number: H01L25/105 ,  H01L21/6835 ,  H01L23/3128 ,  H01L23/49811 ,  H01L24/16 ,  H01L24/19 ,  H01L24/20 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L29/0657 ,  H01L2221/68359 ,  H01L2224/04105 ,  H01L2224/05171 ,  H01L2224/05553 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/12105 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48235 ,  H01L2224/73204 ,  H01L2224/73215 ,  H01L2224/73253 ,  H01L2224/73257 ,  H01L2224/73259 ,  H01L2224/73265 ,  H01L2224/73277 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2225/1023 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/10157 ,  H01L2924/10158 ,  H01L2924/15174 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2224/45099 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 반도체 하우징 패키지를 제공할 수 있다. 상기 반도체 하우징 패키지는 몰드막, 하우징 칩, 재배선 패턴 및 하우징 단자를 포함할 수 있다. 상기 몰드막은 하우징 칩을 감싸면서 하우징 칩을 부분적으로 노출시킬 수 있다. 상기 재배선 패턴은 하우징 칩과 전기적으로 접속하면서 몰드막 상에 배치될 수 있다. 상기 하우징 단자는 재배선 패턴과 접촉할 수 있다. 상기 반도체 하우징 패키지는 반도체 베이스 패키지 상에 위치하면서 반도체 베이스 패키지와 함께 반도체 패키지 구조물을 구성할 수 있다. 상기 반도체 패키지 구조물은 프로세서 베이스드 시스템에 배치될 수 있다.

Abstract translation: 可以提供半导体外壳封装。 半导体外壳封装可以包括模具层，壳体芯片，再分布结构和壳体节点。 模具层可围绕并部分地暴露外壳芯片。 再分布结构可以电连接到壳体芯片并且可以设置在模具层上。 壳体节点可以与再分布结构接触。 半导体外壳封装可以设置在半导体基底封装上，并且可以与半导体基底封装构成半导体封装结构。 半导体封装结构可以设置在基于处理器的系统上。

公开(公告)号：KR1020100004790A

公开(公告)日：2010-01-13

申请号：KR1020080065140

申请日：2008-07-04

Applicant: 삼성전자주식회사

Inventor： 조영상 ,  김동한 ,  손대우 ,  정예정

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H01L23/544 ,  H01L23/498 ,  H01L24/81 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/54473 ,  H01L2223/5448 ,  H01L2224/81121 ,  H01L2224/81801 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082

Abstract: PURPOSE: A semiconductor package is provided to perform a routing wiring efficiently by using a chip align mark instead of a dummy bump. CONSTITUTION: A semiconductor package comprises a substrate(210) and a semiconductor chip(110) which is arranged on the substrate. The chip align mark(150) is formed on the one-side of the semiconductor chip. A wiring pattern is formed on the one-side of the substrate. The chip align mark is bonded with the wiring pattern. The bump(120a) and the routing wiring are formed on the one-side of the semiconductor chip. The routing wiring is electrically connected to the bump. The routing wiring is extended to the center of the semiconductor chip. The chip align mark is not arranged between the center of the semiconductor chip and the bump. The chip align mark is arranged on an outer corner of the semiconductor chip.

Abstract translation: 目的：提供半导体封装以通过使用芯片对准标记而不是虚设凸起来有效地执行布线布线。 构成：半导体封装包括衬底（210）和布置在衬底上的半导体芯片（110）。 芯片对准标记（150）形成在半导体芯片的一侧。 在基板的一侧上形成布线图案。 芯片对准标记与布线图案结合。 凸块（120a）和布线布线形成在半导体芯片的一侧。 路由布线电连接到凸块。 布线布线延伸到半导体芯片的中心。 芯片对准标记不配置在半导体芯片的中心和凸点之间。 芯片对准标记布置在半导体芯片的外角上。

公开(公告)号：KR1020080077836A

公开(公告)日：2008-08-26

申请号：KR1020070017537

申请日：2007-02-21

Applicant: 삼성전자주식회사

Inventor： 김동한 ,  최기원

IPC: H01L21/60

CPC classification number: H01L23/49855 ,  G06K19/07743 ,  G06K19/07745 ,  H01L23/13 ,  H01L23/3121 ,  H01L24/16 ,  H01L24/19 ,  H01L24/20 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/82 ,  H01L25/0657 ,  H01L2224/04105 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/45139 ,  H01L2224/48091 ,  H01L2224/48228 ,  H01L2224/4824 ,  H01L2224/73207 ,  H01L2224/73257 ,  H01L2224/73259 ,  H01L2224/73267 ,  H01L2224/92224 ,  H01L2224/92244 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06558 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15153 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/18162 ,  H01L2924/3025 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599

Abstract: A semiconductor package apparatus, a method of manufacturing the semiconductor package apparatus, a card apparatus having the semiconductor package apparatus, and a method of manufacturing the card apparatus having the semiconductor package apparatus are provided to reduce thickness of the semiconductor package apparatus by inserting a chip into a through window of a substrate. A semiconductor package apparatus includes a semiconductor chip(22), a substrate(23), conductive members(24), and insulating members(25). The semiconductor chip includes bumps. The substrate includes through windows(23a) for inserting the semiconductor chip. The conductive members are formed on the substrate and connected to the bumps. The insulating members are implemented between the semiconductor chip and the conductive members.

Abstract translation: 半导体封装装置，制造半导体封装装置的方法，具有半导体封装装置的卡装置以及具有半导体封装装置的卡装置的制造方法被设置成通过插入芯片来减小半导体封装装置的厚度 进入基板的通孔。 半导体封装装置包括半导体芯片（22），基板（23），导电部件（24）和绝缘部件（25）。 半导体芯片包括凸块。 基板包括用于插入半导体芯片的通孔（23a）。 导电构件形成在基板上并连接到凸块。 绝缘构件实现在半导体芯片和导电构件之间。

公开(公告)号：KR100843202B1

公开(公告)日：2008-07-02

申请号：KR1020060085885

申请日：2006-09-06

Applicant: 삼성전자주식회사

Inventor： 송은석 ,  김동한 ,  이희석

IPC: H01L21/66 ,  H01L21/60

CPC classification number: G01R31/2884 ,  H01L22/32 ,  H01L2924/0002 ,  H01L2924/15311 ,  H01L2924/00

Abstract: 반도체 패키지의 크기를 소형화시키고 검사 효율을 높일 수 있도록 기판 양면에 검사용 패드를 갖는 반도체 패키지 및 그 검사방법에 관해 개시한다. 이를 위해 본 발명은, 반도체 칩이 탑재되고 인쇄회로패턴이 형성된 기판과, 상기 기판 상부에 마련된 반도체 칩 탑재부와, 상기 기판 하부에 형성된 솔더볼 패드와, 상기 기판 하부 및 상부에 형성된 검사용 패드 및 상기 솔더볼 패드에만 부착된 솔더볼을 구비하는 것을 특징으로 하는 반도체 패키지 및 그 검사방법을 개시한다.
검사용 패드, 솔더볼 패드, 기판 양면 연결, 검사 효율.

公开(公告)号：KR1020080022454A

公开(公告)日：2008-03-11

申请号：KR1020060085885

申请日：2006-09-06

Applicant: 삼성전자주식회사

Inventor： 송은석 ,  김동한 ,  이희석

IPC: H01L21/66 ,  H01L21/60

CPC classification number: G01R31/2884 ,  H01L22/32 ,  H01L2924/0002 ,  H01L2924/15311 ,  H01L2924/00

Abstract: A semiconductor package having a test pad on both sides of a substrate and a testing method of the same are provided to reduce a size of a substrate by altering a test solder ball into a test pad. A semiconductor chip is loaded on a substrate(102). A printed circuit pattern is formed on the substrate. A semiconductor chip loading unit(104) is formed on an upper surface of the substrate. A solder ball pad(106) is formed at a lower part of the substrate. A test pad(110) is formed at a lower part and the upper part of the substrate. A plurality of solder balls(114) are attached only on the solder ball pad. The test pad is smaller than the solder ball pad. The test pad includes an insulating layer for covering an upper part thereof.

Abstract translation: 提供一种在衬底的两侧具有测试焊盘的半导体封装及其测试方法，以通过将测试焊球改变为测试焊盘来减小衬底的尺寸。 将半导体芯片装载在基板（102）上。 在基板上形成印刷电路图形。 半导体芯片加载单元（104）形成在基板的上表面上。 在衬底的下部形成焊球垫（106）。 在基板的下部和上部形成有测试焊盘（110）。 多个焊球（114）仅安装在焊球垫上。 测试垫小于焊球垫。 测试垫包括用于覆盖其上部的绝缘层。

公开(公告)号：KR100809704B1

公开(公告)日：2008-03-06

申请号：KR1020060092455

申请日：2006-09-22

Applicant: 삼성전자주식회사

Inventor： 신나래 ,  김동한

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H01L23/4985 ,  H01L23/544 ,  H01L24/50 ,  H01L24/86 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/5448 ,  H01L2924/01005 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01082 ,  H01L2924/014

Abstract: A semiconductor package with improved assembly accuracy is provided to prevent deformation of a tape due to pressurization and heating by respectively forming dummy patterns on a semiconductor chip and a tape substrate on which the semiconductor chip is mounted. A semiconductor chip(210) has a first connecting terminal arranged on one surface. A tape substrate has a base member(110) and a second connecting terminal. The tape substrate is arranged on the base member. The second connecting terminal is arranged by corresponding to the first connecting terminal. A first fixing member(231) is arranged on a surface of the semiconductor chip. A second fixing member(131) is arranged on the base member. The second fixing member is arranged by corresponding to the first fixing member. The tape substrate is a chip-on-film type tube substrate. The first fixing member has a pump-shaped dummy pattern. The second fixing member has a pair of lead-shaped dummy patterns.

Abstract translation: 提供了具有改进的组装精度的半导体封装，以防止在半导体芯片上分别形成虚设图案的加压和加热导致的带变形，以及安装半导体芯片的带基板。 半导体芯片（210）具有布置在一个表面上的第一连接端子。 带基材具有基底构件（110）和第二连接端子。 带基材布置在基底构件上。 第二连接端子对应于第一连接端子布置。 第一固定构件（231）布置在半导体芯片的表面上。 第二固定构件（131）布置在基座构件上。 第二固定构件相对于第一固定构件布置。 带基材是片上胶片型管基片。 第一固定构件具有泵状虚拟图案。 第二固定构件具有一对引线形虚拟图案。

公开(公告)号：KR100788415B1

公开(公告)日：2007-12-24

申请号：KR1020060029662

申请日：2006-03-31

Applicant: 삼성전자주식회사

Inventor： 김동한

IPC: H01L21/60

CPC classification number: H01L23/4985 ,  H01L23/552 ,  H01L24/49 ,  H01L2224/05553 ,  H01L2224/49175 ,  H01L2924/00014 ,  H01L2924/01079 ,  H05K1/0216 ,  H05K1/111 ,  H05K1/189 ,  H05K2201/09254 ,  H05K2201/09781 ,  H05K2201/10674 ,  Y02P70/611 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 본 발명은 이엠아이 노이즈(EMI noise) 특성을 개선한 테이프 배선기판 및 그를 이용한 테이프 패키지에 관한 것으로, 입출력 배선패턴이 형성하는 복수의 그룹 사이에 플로팅되어 형성된 열응력 분산용 배선패턴으로 인한 이엠아이 노이즈 특성이 나빠지는 것을 억제하고, 더나아가 분산용 배선패턴을 이용하여 이엠아이 노이즈 특성을 향상시키기 위한 것이다.
본 발명은 반도체 칩이 실장되는 칩 실장 영역의 가장자리 둘레에 불규칙하게 형성된 일단부를 갖는 입출력 배선패턴과, 열응력을 분산하기 위해서 입출력 배선패턴의 일단부가 형성하는 그룹 사이에 분산용 배선패턴이 형성된 테이프 배선기판에 있어서, 분산용 배선패턴이 연결 배선패턴에 의해 근접한 입출력 배선패턴의 일단부에 연결된 테이프 배선기판 및 그를 이용한 테이프 패키지를 제공한다.
본 발명에 따르면, 분산용 배선패턴이 플로팅되어 안테나 역할을 하는 것을 억제할 수 있기 때문에, 분산용 배선패턴으로 인한 이엠아이 노이즈 특성이 나빠지는 것을 억제할 수 있다. 그리고 분산용 배선패턴을 접지 배선패턴 또는 접지된 분산용 범프에 접지시킴으로써, 분산용 배선패턴을 이용하여 이엠아이 노이즈 특성을 향상시킬 수 있다.
이엠아이(EMI), 씨오에프(COF), 테이프(Tape), 열응력(thermal stress), 리드(lead)

公开(公告)号：KR1020070010297A

公开(公告)日：2007-01-24

申请号：KR1020050064770

申请日：2005-07-18

Applicant: 삼성전자주식회사

Inventor： 이석원 ,  최경세 ,  김동한 ,  노영훈

IPC: G06K19/077 ,  G06K19/07

CPC classification number: H01L23/49855 ,  H01L21/563 ,  H01L23/3121 ,  H01L24/29 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/83 ,  H01L24/85 ,  H01L24/90 ,  H01L2221/68377 ,  H01L2224/0401 ,  H01L2224/05599 ,  H01L2224/16225 ,  H01L2224/26175 ,  H01L2224/32057 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/484 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2224/8121 ,  H01L2224/81815 ,  H01L2224/83102 ,  H01L2224/83192 ,  H01L2224/83385 ,  H01L2224/85399 ,  H01L2224/90 ,  H01L2224/92125 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/07802 ,  H01L2924/14 ,  H01L2924/15151 ,  H01L2924/181 ,  H05K3/244 ,  H05K3/4084 ,  H05K2201/0394 ,  H05K2201/09472 ,  H05K2201/09509 ,  H05K2203/049 ,  H05K2203/1189 ,  H05K2203/1461 ,  H01L2224/45099 ,  H01L2924/00012 ,  H01L2924/00

Abstract: A smart card module substrate applicable to wire bonding and flip chip bonding, and a smart card module including the same are provided to reduce a manufacturing cost, and apply the wire/flip chip bonding by punching no micro via hole while including a both-side metal pattern. An insulation layer(100) has multiple via holes(106) around a central part. An upper metal pattern(102A) is adhered to an upper part of the insulation layer and the via hole. A lower metal pattern(108A) electrically connects with the upper meal pattern of the side wall of the via hole by being attached to a lower part of the insulation layer. The first plated layer(116) covers the upper part of the upper metal pattern and the lower metal pattern supporting a bottom side of the via hole. The second plated layer(118) covers the lower part of the lower metal pattern. A connection hole covers the side wall with the upper metal pattern and the first plated layer, and supports the bottom side of the via hole with the lower metal pattern and the first plated layer.

Abstract translation: 提供了适用于引线接合和倒装芯片接合的智能卡模块基板，以及包括该智能卡模块的智能卡模块基板，以减少制造成本，并且通过在不包括微通孔的同时进行引线/倒装芯片接合 金属图案。 绝缘层（100）围绕中心部分具有多个通孔（106）。 上部金属图案（102A）粘合到绝缘层和通孔的上部。 下部金属图案（108A）通过安装在绝缘层的下部与通路孔的侧壁的上部餐格图形电连接。 第一镀层（116）覆盖上金属图案的上部和支撑通孔底面的下金属图案。 第二镀层（118）覆盖下金属图案的下部。 连接孔用上金属图案和第一镀层覆盖侧壁，并且通过下金属图案和第一镀层支撑通孔的底侧。

公开(公告)号：KR100665184B1

公开(公告)日：2007-01-04

申请号：KR1020030084582

申请日：2003-11-26

Applicant: 삼성전자주식회사

Inventor： 김동한 ,  강사윤

IPC: G02F1/1345

CPC classification number: G02F1/13452 ,  H01L23/4985 ,  H01L2224/16 ,  H05K3/222 ,  H05K3/361

Abstract: 입력패드를 2개의 상호 대향하는 양변에 나누어 배치하고, 바이패스 패턴을 칩 내부에 배선패턴 형태로 구비하며, 입·출력패턴이 칩 내부에 구비된 별도의 배선패턴에 의해 칩 내측에서 연결되도록 하여, 베이스 필름을 통과하는 회로패턴을 최소화시킨 구조의 게이트 TCP와, 상기 TCP에 실장되는 반도체 칩 그리고 상기 TCP가 적용된 액정표시장치가 제공된다.
이처럼, 반도체 칩과 베이스 필름에 형성되는 회로패턴들의 구조를 변경하여 게이트 TCP와 액정표시장치를 설계하면, 반도체 칩과 베이스 필름의 크기를 종래대비 줄일 수 있을 뿐 아니라 이로 인해 제조 비용을 절감할 수 있고, 또한 이를 채용할 경우 TCP와 액정표시장치의 소형화를 구현할 수 있게 된다.
액정표시장치, 테이프 캐리어 패키지, 반도체 칩

公开(公告)号：KR100634238B1

公开(公告)日：2006-10-16

申请号：KR1020050074256

申请日：2005-08-12

Applicant: 삼성전자주식회사

Inventor： 신나래 ,  김동한

IPC: H01L21/60

Abstract: A TAB(Tape Automated Bonding) tape for a TCP(Tape Carrier Package) is provided to prevent the generation of short between adjacent metal lines by distributing the stress converged to a connection portion between first and second leads using a predetermined hole structure. A base film has a chip mounting region for loading a semiconductor chip. A metal line pattern is formed on the base film. The metal line pattern is composed of a plurality of first leads(130), a plurality of second leads(140) and a plurality of connection portions(150) for connecting the first and second leads with each other. A first hole(160) for exposing the base film to the outside is formed on the shortest connection portion and the second lead connected with the shortest connection portion. A second hole is formed at a predetermined portion adjacent to a boundary between the shortest connection portion and the first lead connected with the shortest connection portion.

Abstract translation: 提供用于TCP（带载封装）的TAB（带式自动接合）带，以通过使用预定的孔结构分布会聚到第一和第二引线之间的连接部分的应力来防止在相邻金属线之间产生短路。 基膜具有用于装载半导体芯片的芯片安装区域。 在基膜上形成金属线图案。 金属线图案由多个第一引线（130），多个第二引线（140）以及用于将第一引线和第二引线彼此连接的多个连接部（150）组成。 在最短连接部分和与最短连接部分连接的第二引线上形成用于将基膜暴露到外部的第一孔（160）。 第二孔形成在与最短连接部分和与最短连接部分连接的第一引线之间的边界相邻的预定部分处。