公开(公告)号：KR100655691B1

公开(公告)日：2006-12-08

申请号：KR1020050087496

申请日：2005-09-21

Applicant: 삼성전자주식회사

Inventor： 박홍범 ,  이우성 ,  김남규 ,  정정희 ,  최재형

IPC: H01L27/108

Abstract: A capacitor is provided to prevent the size of a silicon germanium particle doped with p-type impurities from increasing by forming a p-type impurity-doped silicon germanium layer after a sheath layer is formed on a first upper electrode. A dielectric layer is formed on a cylindrical lower electrode, having a substantially uniform thickness. An upper electrode is formed on the dielectric layer, composed of a first upper electrode and a second upper electrode formed on the first upper electrode. The first upper electrode includes metal with a substantially uniform thickness. The second upper electrode has a stacked structure in which a silicon layer as a first sheath layer, a silicon germanium layer(134) as a second sheath layer and a p-type impurity-doped silicon germanium layer(136) as a conductive layer are sequentially stacked. The first upper electrode includes titanium nitride.

Abstract translation: 提供电容器以通过在第一上电极上形成护套层之后形成p型杂质掺杂硅锗层来防止掺杂有p型杂质的硅锗颗粒的尺寸增大。 介电层形成在具有基本均匀厚度的圆柱形下电极上。 上电极形成在介电层上，由形成在第一上电极上的第一上电极和第二上电极组成。 第一上电极包括具有基本均匀厚度的金属。 第二上部电极具有堆叠结构，其中作为第一护套层的硅层，作为第二护套层的硅锗层（134）和作为导电层的p型杂质掺杂硅锗层（136）是 顺序堆叠。 第一上电极包括氮化钛。

公开(公告)号：KR100623177B1

公开(公告)日：2006-09-13

申请号：KR1020050006547

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  여재현 ,  김윤석 ,  임하진 ,  최재형 ,  남갑진

IPC: H01L21/8247

CPC classification number: H01L21/022 ,  H01L21/02142 ,  H01L21/02156 ,  H01L21/02175 ,  H01L21/28273 ,  H01L21/3141 ,  H01L21/31604 ,  H01L21/31637 ,  H01L21/31641 ,  H01L21/31645 ,  H01L27/11502 ,  H01L27/11521

Abstract: 높은 유전율을 갖는 유전체 구조물 및 이를 포함하는 불휘발성 반도체 메모리 장치가 개시된다. 기판 상에 터널 산화막 패턴을 형성한 후, 터널 산화막 패턴 상에 플로팅 게이트를 형성한다. 플로팅 게이트 상에 금속 실리콘 산화물로 이루어진 제1 유전층 패턴 및 금속 실리콘 산질화물로 이루어진 제2 유전층 패턴을 포함하는 유전체 구조물을 형성한 다음, 유전체 구조물 상에 컨트롤 게이트를 형성한다. 유전체 구조물이 적어도 하나의 금속 실리콘 산화물층 및 금속 실리콘 산질화물층을 구비하기 때문에, 상기 유전체 구조물은 높은 유전율을 가지면서도 열처리 공정 동안 거의 손상을 입지 않는 우수한 내열성을 가지며, 이러한 유전체 구조물을 구비하는 불휘발성 반도체 메모리 장치는 높은 캐패시턴스 및 낮은 누설 전류 등의 우수한 전기적 특성을 가진다.

公开(公告)号：KR1020060070007A

公开(公告)日：2006-06-23

申请号：KR1020040108624

申请日：2004-12-20

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  최재형 ,  여재현 ,  최한메 ,  남갑진

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/513 ,  H01L29/7881 ,  H01L27/11531

Abstract: 향상된 유전율을 가지면서도 얇은 두께를 갖는 유전층을 구비하는 불휘발성 반도체 메모리 장치 및 그 제조 방법이 개시된다. 기판 상에 터널 산화막 패턴 및 플로팅 게이트를 순차적으로 형성한 후, 펄스 레이저 증착 공정을 이용하여 플로팅 게이트 상에 III족 전이 금속으로 도핑된 금속 산화물로 이루어진 유전층 패턴을 형성한다. 유전층 상에는 컨트롤 게이트가 형성된다. 스칸듐, 이트륨 또는 란탄과 같은 III족 전이 금속이 도핑된 금속 산화물을 사용하여 크게 향상된 유전율을 가지면서도 현저하게 감소된 두께를 갖는 유전층 패턴을 형성할 수 있다. 또한, 펄스 레이저 증착 공정으로 표면 균일도 및 치밀성이 향상된 유전층 패턴을 형성하기 때문에, 유전층 패턴으로부터 발생되는 누설 전류를 크게 감소시킬 수 있다.

公开(公告)号：KR100532434B1

公开(公告)日：2005-11-30

申请号：KR1020030029368

申请日：2003-05-09

Applicant: 삼성전자주식회사

Inventor： 오세훈 ,  정정희 ,  최재형 ,  최정식 ,  김성태 ,  유차영

IPC: H01L27/108

CPC classification number: H01L27/10852 ,  C23C16/405 ,  C23C16/56 ,  H01L21/02181 ,  H01L21/0228 ,  H01L21/0234 ,  H01L21/02356 ,  H01L21/31645 ,  H01L27/10817 ,  H01L27/10855 ,  H01L28/91 ,  Y10S438/957

Abstract: HfO
2 유전막을 채용하는 고집적 반도체 메모리 소자의 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 HfO
2 막을 형성한 후 저온에서 플라즈마 처리하여 HfO
2 막을 결정화시킴으로써 안정적인 누설 전류 특성을 얻는다. 본 발명에서는 하부 전극 위에 형성된 비정질 HfO
2 막을 250 ∼ 450℃의 온도에서 질소 함유 가스의 플라즈마 분위기에 노출시켜 결정화된 HfO
2 유전막을 형성한다. 결정화된 HfO
2 막 위에 상부 전극을 형성한다. 저온에서 HfO
2 막을 결정화시키므로 하부 구조물에 고온 공정에 따른 악영향을 미치지 않고 누설 전류 특성을 향상시킬 수 있다.

公开(公告)号：KR1020050011151A

公开(公告)日：2005-01-29

申请号：KR1020030050125

申请日：2003-07-22

Applicant: 삼성전자주식회사

Inventor： 최정식 ,  정정희 ,  심우관 ,  김영선 ,  최재형 ,  오세훈 ,  유차영

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L21/76877 ,  H01L27/10855 ,  H01L27/11507 ,  H01L28/75

Abstract: PURPOSE: A method of forming a semiconductor device with a capacitor composed of electrodes containing metal is provided to reduce contact resistance between a lower electrode and a conductive plug by using a metal silicide layer. CONSTITUTION: A conductive plug(108) is connected with a predetermined region of a semiconductor substrate(100) through a lower interlayer dielectric(106). A mold layer(114) is formed on the entire surface of the resultant structure. An opening(116) for exposing the conductive plug to the outside is formed by patterning selectively the mold layer. A metal silicide layer(120) is formed on the exposed conductive plug. A lower electrode is formed along an inner surface of the opening.

Abstract translation: 目的：提供一种形成具有由含有金属的电极组成的电容器的半导体器件的方法，以通过使用金属硅化物层来降低下电极和导电插塞之间的接触电阻。 构成：导电插头（108）通过下层间电介质（106）与半导体衬底（100）的预定区域连接。 在所得结构的整个表面上形成模具层（114）。 用于将导电插塞暴露于外部的开口（116）通过选择性地构图模具层而形成。 在暴露的导电插塞上形成金属硅化物层（120）。 沿着开口的内表面形成下电极。

公开(公告)号：KR1020040093618A

公开(公告)日：2004-11-06

申请号：KR1020030027556

申请日：2003-04-30

Applicant: 삼성전자주식회사

Inventor： 오세훈 ,  김성태 ,  유차영 ,  정정희 ,  최재형 ,  최정식

IPC: H01L27/10

CPC classification number: H01L27/10855 ,  H01L21/76889 ,  H01L21/76895 ,  H01L27/10817 ,  H01L27/10894 ,  H01L27/10897

Abstract: PURPOSE: A semiconductor device and a forming method thereof are provided to restrain leakage current and to improve the reliability of the device by forming the second pad contact plug between a resistor and a metal contact plug. CONSTITUTION: A semiconductor substrate(100) includes a cell array region(A) and a peripheral region(B). A lower interlayer dielectric(102) is formed on the substrate. A buried contact plug(106a) is electrically connected with the substrate through the lower interlayer dielectric within the cell array region. A resistor(108) is formed on the lower interlayer dielectric within the peripheral region. The first interlayer dielectric(112) is formed thereon. The first pad contact plug(118a) is electrically connected with the buried contact plug through the first interlayer dielectric. The second pad contact plug(118b) is electrically connected with the resistor through the first interlayer dielectric. An ohmic layer(115) is formed between the first pad contact plug and the buried contact plug and between the second pad contact plug and the resistor. A capacitor is electrically connected with the first pad contact plug. The second interlayer dielectric(134) is formed thereon. A metal contact plug(140) is electrically connected with the second contact plug through the first and second interlayer dielectric.

Abstract translation: 目的：提供半导体器件及其形成方法以通过在电阻器和金属接触插塞之间形成第二焊盘接触插塞来抑制漏电流并提高器件的可靠性。 构成：半导体衬底（100）包括电池阵列区域（A）和外围区域（B）。 在该基板上形成下部层间电介质（102）。 埋入式接触插头（106a）通过电池阵列区域内的下层间电介质与衬底电连接。 在外围区域中的下层间电介质上形成电阻（108）。 第一层间电介质（112）形成在其上。 第一焊盘接触插头（118a）通过第一层间电介质与埋入接触插塞电连接。 第二焊盘接触插头（118b）通过第一层间电介质与电阻器电连接。 在第一焊盘接触插头和埋入接触插头之间以及第二焊盘接触插头和电阻器之间形成欧姆层（115）。 电容器与第一焊盘接触插头电连接。 在其上形成第二层间电介质（134）。 金属接触插塞（140）通过第一和第二层间电介质与第二接触插塞电连接。

公开(公告)号：KR1020040046021A

公开(公告)日：2004-06-05

申请号：KR1020020073820

申请日：2002-11-26

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  김완돈 ,  유차영 ,  정숙진

IPC: H01L27/04

CPC classification number: H01L28/65 ,  H01L28/40

Abstract: PURPOSE: A method for manufacturing a semiconductor memory device is provided to be capable of simplifying the manufacturing process. CONSTITUTION: A lower electrode conductive layer(110) is deposited on a semiconductor substrate(100). A dielectric layer(120) is deposited on the lower electrode conductive layer. A conductive layer(130) of an upper electrode is deposited on the dielectric layer. The conductive layer and the dielectric layer are partially etched. A heat treatment is carried out on the conductive layer and the dielectric layer. Preferably, the heat treatment is completed by sequentially carrying out the first heat treatment at the temperature of 450-600 °C under inert gas atmosphere and the second heat treatment at the temperature of 350-450 °C under oxygen contained gas atmosphere.

Abstract translation: 目的：制造半导体存储器件的方法能够简化制造过程。 构成：在半导体衬底（100）上沉积下电极导电层（110）。 介电层（120）沉积在下电极导电层上。 上电极的导电层（130）沉积在电介质层上。 导电层和电介质层被部分蚀刻。 在导电层和电介质层上进行热处理。 优选地，通过在惰性气体气氛下在450-600℃的温度下依次进行第一次热处理，并在350-450℃的氧气气氛下进行第二次热处理来完成热处理。

公开(公告)号：KR101929224B1

公开(公告)日：2018-12-14

申请号：KR1020120080195

申请日：2012-07-23

Applicant: 삼성전자주식회사

Inventor： 박민영 ,  김윤수 ,  강상열 ,  유차영 ,  임재순 ,  최재형

IPC: H01L21/02 ,  C23C16/455

Abstract: 반도체 소자의 제조 방법을 제공한다. 이 방법은 반도체 기판을 공정 챔버 내로 로딩하고, 상기 공정 챔버 내의 상기 반도체 기판 상에 증착 막을 형성하는 것을 포함한다. 상기 증착 막을 형성하는 것은 상기 반도체 기판 상에 단위 층을 반복적으로 형성하는 것을 포함한다. 상기 증착 막이 형성된 반도체 기판을 상기 공정 챔버로부터 언로딩한다. 상기 단위 층을 형성하는 것은 상기 공정 챔버 내에 전구체 물질 및 막-제어 물질을 포함하는 공정 물질을 공급하여 상기 반도체 기판 상에 예비 단위 층을 형성하되, 상기 전구체 물질은 중심 원자 및 상기 중심 원자와 결합된 리간드를 포함하고, 상기 막-제어 물질은 상기 전구체 물질의 상기 리간드의 수소 화합물이고, 상기 예비 단위 층을 갖는 반도체 기판이 위치하는 상기 공정 챔버를 제1 퍼지하고, 상기 제1 퍼지된 공정 챔버 내의 상기 예비 단위 층을 단위 층으로 형성하고, 상기 단위 층을 갖는 반도체 기판이 위치하는 상기 공정 챔버를 제2 퍼지하는 것을 포함한다.

公开(公告)号：KR101770314B1

公开(公告)日：2017-08-23

申请号：KR1020110019261

申请日：2011-03-04

Applicant: 삼성전자주식회사

Inventor： 강상열 ,  정숙진 ,  김윤수 ,  최재형 ,  임재순 ,  박민영

IPC: H01L21/3205 ,  H01L21/02 ,  H01L21/28 ,  H01L27/108 ,  H01L29/51 ,  H01L49/02

CPC classification number: H01L28/60 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02189 ,  H01L21/02271 ,  H01L21/0228 ,  H01L21/28194 ,  H01L27/10808 ,  H01L27/10814 ,  H01L27/10855 ,  H01L28/40 ,  H01L29/517 ,  H01L29/78

Abstract: 유전막형성방법및 이를이용한반도체소자의제조방법이개시된다. 중심금속및 중심금속에결합된리간드를포함하는유기금속전구체를공정챔버내에로딩된기판상에흡착시킨다. 유기금속전구체와반응가능한비활성산화제를상기기판상에공급한다. 비활성산화제보다반응성이활성산화제를상기기판상에공급한다. 비활성산화제와활성산화제를모두사용함으로서상호단점이보완되어유전막의막질및 전기적특성을향상시킬수 있다.

Abstract translation: 公开了一种形成介电膜的方法和使用该方法制造半导体器件的方法。 包含结合到中心金属和中心金属的配体的有机金属前体被吸附到加载到处理室中的基底上。 将能够与有机金属前体反应的惰性氧化剂供给到基材上。 将比惰性氧化剂更具反应性的活性氧化剂供应到基材上。 通过使用惰性氧化剂和活性氧化剂两者，可以补偿相互的缺点，并且可以改善介电膜的膜质和电特性。

公开(公告)号：KR101725222B1

公开(公告)日：2017-04-11

申请号：KR1020110134000

申请日：2011-12-13

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  박기연 ,  김준 ,  유차영 ,  김윤수 ,  권호준 ,  강상열

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/60 ,  H01L28/92

Abstract: 캐패시터의하부전극의변형을방지할수 있는반도체소자의제조방법을개시한다. 본발명에따른반도체소자의제조방법은, 몰드층및 몰드층상에배치되는지지대층을가지는반도체기판을준비하는단계, 몰드층및 지지대층을관통하는복수의홀들을형성하는단계, 복수의홀들내에복수의하부전극들을형성하는단계, 몰드층의적어도일부를제거하여, 복수의하부전극들의적어도일부분을노출시키는단계, 복수의하부전극들의노출면으로부터복수의하부전극들의일부분을제거하는단계, 복수의하부전극들상에유전층및 상부전극층을순차적으로형성하는단계를포함한다.

Abstract translation: 公开了一种制造能够防止电容器的下电极变形的半导体器件的方法。 根据本发明的制造半导体器件的方法包括以下步骤：准备具有模层和设置在模层上的支撑层的半导体衬底，形成穿过模层和支撑层的多个孔， 通过去除模制层的至少一部分来暴露多个下电极的至少一部分，从多个下电极的暴露表面去除多个下电极的一部分， 并且在多个下电极上依次形成电介质层和上电极层。