公开(公告)号：KR101604607B1

公开(公告)日：2016-03-18

申请号：KR1020090101623

申请日：2009-10-26

Applicant: 삼성전자주식회사

Inventor： 이규하 ,  윤민승 ,  이의형 ,  최주일 ,  김남석 ,  마금희

IPC: H01L23/48

CPC classification number: H01L21/76898 ,  H01L23/481 ,  H01L24/48 ,  H01L25/0657 ,  H01L2224/48091 ,  H01L2224/4824 ,  H01L2224/48465 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/0102 ,  H01L2924/01029 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/10253 ,  H01L2924/3025 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 반도체장치의제조방법에있어서, 제1 면및 상기제1 면에반대하는제2 면을갖는기판을마련한다. 상기기판의상기제2 면상에제1 절연막을형성한다. 상기제1 절연막상에희생막을형성한다. 상기기판을관통하며상기제1 면으로부터상기희생막의일부까지연장된개구를형성한다. 상기개구의내벽상에제2 절연막을형성한다. 상기개구를채우는플러그를형성한다. 상기희생막을제거하여상기플러그의하부를상기제2 면으로부터노출시킨다. 상기플러그의하부를노출시키는단계이전에상기기판의제1 면은상기제1 절연막에의해이미도포되어있고, 상기제2 접속부의외측벽은상기제2 절연막에의해이미도포되어있다. 따라서, 이후의식각공정등과같은공정들을수행할때, 구리와같은상기플러그의금속이상기기판내부로확산되는것을방지하여상기반도체장치의전기적신뢰성을향상시킬수 있게된다.

公开(公告)号：KR101273411B1

公开(公告)日：2013-06-14

申请号：KR1020070116811

申请日：2007-11-15

Applicant: 삼성전자주식회사

Inventor： 강선원 ,  송영희 ,  정태경 ,  김남석 ,  백승덕

IPC: H01L23/12 ,  H01L23/28 ,  H01L23/50

CPC classification number: H01L25/0657 ,  H01L24/06 ,  H01L2224/0401 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/49113 ,  H01L2224/85399 ,  H01L2225/0651 ,  H01L2225/06527 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/01033 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2224/45099 ,  H01L2924/00

Abstract: 반도체모듈은회로기판, 회로기판상에적층되고, 회로기판과제1 데이터입출력신호를송수신하고제1 주변부에형성된제1 데이터입출력패드및 회로기판과컨트롤/어드레스신호를송수신하고제1 주변부와다른제3 주변부에형성된제1 컨트롤/어드레스패드들을구비하는제1 다이및 제1 다이상에적층되고, 회로기판과제2 데이터입출력신호를송수신하고제1 주변부와비중첩(non-overlapping)되는제2 주변부에형성된제2 데이터입출력패드및 회로기판과컨트롤/어드레스신호를송수신하고제3 주변부와중첩(overlapping)되는제4 주변부에형성된제2 컨트롤/어드레스패드를구비하는제2 다이를포함한다. 회로기판상에복수의다이를수직으로적층하여반도체모듈의소형화가구현될수 있다.

Abstract translation: 半导体模块可以包括在电路基板上具有第一裸片的电路基板和在第一裸片上的第二裸片。 第一裸片可以包括在第一裸片的第一周边部分上的至少一个第一数据输入/输出焊盘和第三外围部分上的至少一个第一控制/地址焊盘，第三外围部分与第一外围部分的第一外围部分分离 第一个死亡 第二管芯可以包括在第二外围部分上的至少一个第二数据输入/输出焊盘和第四外围部分上的至少一个第二控制/地址焊盘。 第二模具的第二周边部分在平面图中不与第一模具的第一周边部分重叠。 第二模具的第四周边部分与第一模具的第三周边部分的至少一部分重叠。

公开(公告)号：KR1020110045185A

公开(公告)日：2011-05-04

申请号：KR1020090101623

申请日：2009-10-26

Applicant: 삼성전자주식회사

Inventor： 이규하 ,  윤민승 ,  이의형 ,  최주일 ,  김남석 ,  마금희

IPC: H01L23/48

CPC classification number: H01L21/76898 ,  H01L23/481 ,  H01L24/48 ,  H01L25/0657 ,  H01L2224/48091 ,  H01L2224/4824 ,  H01L2224/48465 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/0102 ,  H01L2924/01029 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/10253 ,  H01L2924/3025 ,  H01L23/48 ,  H01L23/12 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: PURPOSE: A semiconductor device and manufacturing method thereof are provided to suppress spreading of a metal material penetrating a semiconductor chip, thereby enhancing electrical features. CONSTITUTION: A substrate(10) comprises a first surface(12) and a second surface(14) opposite to the first surface. A plurality of chip pads(20) is formed on the first surface of the substrate. A plug(70) comprises a first connection unit exposed from the first surface and a second connection unit exposed from the second surface. A first insulating film(30) is formed on the second surface. A second insulating layer(60) is formed on the external surfaces of the plug in the substrate and the second connection unit.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以抑制穿透半导体芯片的金属材料的扩散，从而增强电气特征。 构成：衬底（10）包括与第一表面相对的第一表面（12）和第二表面（14）。 在基板的第一表面上形成多个芯片焊盘（20）。 插头（70）包括从第一表面露出的第一连接单元和从第二表面露出的第二连接单元。 在第二表面上形成第一绝缘膜（30）。 第二绝缘层（60）形成在基板和第二连接单元中的插头的外表面上。

公开(公告)号：KR101030769B1

公开(公告)日：2011-04-27

申请号：KR1020070007253

申请日：2007-01-23

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  장동현 ,  정태경 ,  김남석 ,  유승관

IPC: H01L23/12

CPC classification number: H01L24/19 ,  H01L23/13 ,  H01L24/24 ,  H01L24/82 ,  H01L2221/68377 ,  H01L2224/04105 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05026 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05548 ,  H01L2224/05569 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/18 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/15156 ,  H01L2924/15311 ,  H01L2924/18162 ,  H01L2924/18165 ,  H01L2924/30105 ,  H01L2924/3512 ,  H01L2224/05599

Abstract: 스택 패키지 및 스택 패키징 방법이 개시된다. 본 발명의 스택 패키지는 본딩 패드를 구비하는 반도체 칩이 삽입되며 상기 반도체 칩이 삽입되는 캐비티와 상기 반도체 칩의 면적 차이에 의하여 연결 단자 홈이 형성되고 상기 본딩 패드와 연결되는 연결 단자가 상기 연결 단자 홈에 형성되는 인터포우저를 적어도 하나 이상 포함하며, 상기 인터포우저를 스택하고 상기 연결 단자를 연결함으로써 반도체 칩이 스택된다.

Abstract translation: 提供了堆叠包及其制造方法。 堆叠封装包括一个或多个插入件，其中插入具有焊盘的半导体芯片，由于半导体芯片和插入半导体芯片的空腔之间的区域的差异而形成互连端子槽，并且 连接到接合焊盘的互连端子形成在互连端子槽中。 在堆叠封装中，插入物彼此堆叠，并且互连端子彼此连接，使得一个或多个半导体芯片被堆叠并电连接。

公开(公告)号：KR1020100110613A

公开(公告)日：2010-10-13

申请号：KR1020090029043

申请日：2009-04-03

Applicant: 삼성전자주식회사

Inventor： 장동현 ,  이인영 ,  김남석

IPC: H01L23/12

CPC classification number: H01L24/73 ,  H01L21/76898 ,  H01L24/03 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L25/18 ,  H01L2224/02166 ,  H01L2224/02372 ,  H01L2224/0392 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/0557 ,  H01L2224/0603 ,  H01L2224/06505 ,  H01L2224/13009 ,  H01L2224/1403 ,  H01L2224/14505 ,  H01L2224/16145 ,  H01L2224/17051 ,  H01L2224/17505 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48105 ,  H01L2224/48227 ,  H01L2224/73207 ,  H01L2224/73257 ,  H01L2224/73265 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/05042 ,  H01L2924/07802 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/30105 ,  H01L2924/00 ,  H01L2224/32145 ,  H01L2224/48145 ,  H01L2924/00012 ,  H01L2924/00014 ,  H01L2224/05552

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to simplify a manufacturing process by not requiring an additional solder process and an additional via hole insulation layer. CONSTITUTION: A via hole is formed by removing the part of a substrate including a pad(408). An insulation layer is formed on the substrate. An opening unit including a plurality of openings to expose the part of pads is formed by removing the part of the insulation layer. A penetration electrode(440) is electrically connected to the pad through one opening and fills the via hole.

Abstract translation: 目的：提供半导体器件及其制造方法，以通过不需要额外的焊接工艺和附加的通孔绝缘层来简化制造工艺。 构成：通过去除包括衬垫（408）的衬底的一部分来形成通孔。 在基板上形成绝缘层。 通过去除绝缘层的一部分，形成包括用于露出焊盘部分的多个开口的开口单元。 穿透电极（440）通过一个开口电连接到焊盘，并填充通孔。

公开(公告)号：KR1020090050403A

公开(公告)日：2009-05-20

申请号：KR1020070116811

申请日：2007-11-15

Applicant: 삼성전자주식회사

Inventor： 강선원 ,  송영희 ,  정태경 ,  김남석 ,  백승덕

IPC: H01L23/12 ,  H01L23/28 ,  H01L23/50

CPC classification number: H01L25/0657 ,  H01L24/06 ,  H01L2224/0401 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/49113 ,  H01L2224/85399 ,  H01L2225/0651 ,  H01L2225/06527 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/01033 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2224/45099 ,  H01L2924/00

Abstract: A semiconductor module may include a circuit substrate with a first die on the circuit substrate and a second die on the first die. The first die may include at least one first data input/output pad on a first peripheral portion of the first die and at least one first control/address pad on a third peripheral portion, the third peripheral portion being separate from the first peripheral portion of the first die. The second die may include at least one second data input/output pad on a second peripheral portion and at least one second control/address pad on a fourth peripheral portion. The second peripheral portion of the second die is not overlapped with the first peripheral portion of the first die in plan view. The fourth peripheral portion of the second die overlaps at least a portion of the third peripheral portion of the first die.

公开(公告)号：KR100871709B1

公开(公告)日：2008-12-08

申请号：KR1020070035176

申请日：2007-04-10

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  이동호 ,  김남석 ,  황선관

IPC: H01L23/12

CPC classification number: H01L23/525 ,  H01L23/3128 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/05554 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45139 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01322 ,  H01L2924/10161 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2924/01049

Abstract: 본 발명은 재배선공정을 통해 스크라이브 라인에 패드를 배열하여 서로 다른 크기를 갖는 반도체 칩들을 적층시켜 줌으로써 패키지 두께를 감소시켜 줄 수 있는 칩 스택 패키지 및 그 제조방법을 개시한다.
본 발명의 칩 스택 패키지는 기판의 일면에 다수의 회로 패턴들이 배열되고, 단위 반도체칩이 실장된다. 상기 단위 반도체 칩은 상기 기판의 일면상에 순차 적층되고, 그의 활성면에 각각 다수의 패드들을 구비하는 다수의 반도체 칩을 구비한다. 상기 단위 반도체 칩의 반도체 칩들은 서로 다른 다이 사이즈를 갖는다. 상기 반도체 칩들중 하나의 반도체 칩은 제1칩 영역에 배열되는 다수의 제1패드들을 구비하고, 나머지 반도체 칩들은 스크라이브 영역에 의해 한정되는 제2칩 영역을 벗어나 상기 스크라이브 영역에 배열되는 다수의 제2패드들을 각각 구비한다. 상기 단위 반도체 칩의 상기 반도체 칩들과 상기 기판의 상기 회로 패턴들은 다수의 연결부재를 통해 전기적으로 연결된다. 상기 단위 반도체 칩과 상기 연결부재들은 봉지부에 의해 피복된다.

公开(公告)号：KR1020080091980A

公开(公告)日：2008-10-15

申请号：KR1020070035176

申请日：2007-04-10

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  이동호 ,  김남석 ,  황선관

IPC: H01L23/12

CPC classification number: H01L23/525 ,  H01L23/3128 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/05554 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45139 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01322 ,  H01L2924/10161 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2924/01049

Abstract: A chip stack package and a method of fabricating the same are provided to bond wires easily and reduce thickness of the package by placing a pad in a scribe region and depositing unit semiconductor chips with different sizes on active surfaces. A chip stack package(200) comprises a substrate(210), unit semiconductor chips(260), a plurality of connecting members, and a sealing part(280). The unit semiconductor chips are installed with a plurality of semiconductor chips(240,250) having a plurality of pads on active surfaces. The connecting members connect the semiconductor chips with circuit patterns of the substrate. The sealing part coats the unit semiconductor chips and the connecting members. The semiconductor chips have different sizes. One of the semiconductor chips is installed with a plurality of first pads(243) which are arranged in a first chip region, and the other of the semiconductor chips is installed with a plurality of second pads(253) which are arranged in a scribe region. The connecting members are wires(270,275).

Abstract translation: 提供一种芯片堆叠封装及其制造方法，通过将焊盘放置在刻划区域中并且在活性表面上沉积具有不同尺寸的单元半导体芯片，从而容易地接合线并减小封装的厚度。 芯片堆叠封装（200）包括衬底（210），单元半导体芯片（260），多个连接构件和密封部分（280）。 单元半导体芯片安装有多个在有源表面上具有多个焊盘的半导体芯片（240,250）。 连接构件将半导体芯片与基板的电路图案连接。 密封部分涂覆单元半导体芯片和连接构件。 半导体芯片具有不同的尺寸。 半导体芯片之一安装有布置在第一芯片区域中的多个第一焊盘（243），并且另一个半导体芯片安装有多个第二焊盘（253），其布置在划线区域 。 连接构件是导线（270,275）。

公开(公告)号：KR100845006B1

公开(公告)日：2008-07-09

申请号：KR1020070026409

申请日：2007-03-19

Applicant: 삼성전자주식회사

Inventor： 조차제 ,  정명기 ,  김남석 ,  김석호 ,  최주일 ,  신창우

IPC: H01L23/12

CPC classification number: H01L23/3128 ,  H01L21/76898 ,  H01L23/481 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/05001 ,  H01L2224/05009 ,  H01L2224/05025 ,  H01L2224/05124 ,  H01L2224/05166 ,  H01L2224/05181 ,  H01L2224/05184 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/04941 ,  H01L2924/15311 ,  H01L2224/05599

Abstract: A chip-stacked package and a manufacturing method thereof are provided to prevent the generation of a void within a via by forming the via through a plating method. A substrate(130) includes a wiring pattern(132) and a seed layer(134) formed on the wiring pattern. Each of chips(110) includes an electrode pad and a first through-hole penetrating the electrode pad. The chips are arranged on the seed layer in order to align the through-holes. A plurality of adhesive layers(120) are inserted between the substrate and the chip or between the chips. The adhesive layers have second through-holes. A via(140) is formed by performing a plating process using the seed layer. The via is used for filling up the first and second through-holes and penetrating the electrode pads of the chips in order to connect electrically the electrode pads with the wiring pattern.

Abstract translation: 提供了一种芯片堆叠封装及其制造方法，以通过电镀方法形成通孔来防止在通孔内产生空隙。 衬底（130）包括形成在布线图案上的布线图案（132）和籽晶层（134）。 每个芯片（110）包括电极焊盘和贯穿电极焊盘的第一通孔。 将芯片布置在种子层上以便对准通孔。 多个粘合层（120）插入在基板和芯片之间或芯片之间。 粘合剂层具有第二通孔。 通过使用种子层进行电镀处理来形成通孔（140）。 通孔用于填充第一和第二通孔并穿透芯片的电极焊盘，以便将电极焊盘与布线图案电连接。

公开(公告)号：KR100817079B1

公开(公告)日：2008-03-26

申请号：KR1020060122587

申请日：2006-12-05

Applicant: 삼성전자주식회사

Inventor： 이인영 ,  이동호 ,  김남석 ,  정현수 ,  이호진 ,  박명순

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H01L23/525 ,  H01L23/3114 ,  H01L24/11 ,  H01L24/12 ,  H01L24/16 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05026 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05548 ,  H01L2224/05569 ,  H01L2224/056 ,  H01L2224/05647 ,  H01L2224/05666 ,  H01L2224/11334 ,  H01L2224/1147 ,  H01L2224/13099 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/351 ,  H01L2924/00 ,  H01L2924/00014 ,  H01L2924/013

Abstract: A wafer level chip scale package is provided to induce the crack generated in a solder joint to a sacrificial metal layer by mounting a wafer level chip scale package on a module substrate so that a semiconductor chip module can be constructed. A semiconductor chip includes a bonding pad. A first insulation layer is formed on the semiconductor chip to expose the bonding pad. A redistribution line is formed on the exposed bonding pad and the first insulation layer. A sacrificial layer(230) is formed under a redistribution pad of the redistribution line. A second insulation layer is formed on the redistribution line to expose the redistribution line, including a crack inducing hole(245) formed at the side of the sacrificial layer. An external connection terminal is attached to the redistribution pad. The sacrificial layer can include a solder. The crack inducing hole can have a polygonal structure surrounding a partial surface of the external connection terminal.

Abstract translation: 提供晶片级芯片级封装以通过将晶片级芯片级封装安装在模块衬底上来引起在焊接接头中产生的牺牲金属层的裂纹，从而可构建半导体芯片模块。 半导体芯片包括接合焊盘。 在半导体芯片上形成第一绝缘层以露出焊盘。 在暴露的焊盘和第一绝缘层上形成再分配线。 牺牲层（230）形成在再分布线的再分布垫的下方。 在再分配线上形成第二绝缘层以暴露再分布线，包括在牺牲层侧形成的裂纹诱导孔（245）。 外部连接端子连接到再分配板。 牺牲层可以包括焊料。 裂纹诱导孔可以具有围绕外部连接端子的部分表面的多边形结构。