公开(公告)号：KR1020120015929A

公开(公告)日：2012-02-22

申请号：KR1020100078473

申请日：2010-08-13

Applicant: 삼성전자주식회사

Inventor： 강필규 ,  최길현 ,  방석철 ,  배대록 ,  박병률 ,  문광진 ,  임동찬 ,  정덕영

IPC: H01L31/10

CPC classification number: G02B6/131 ,  G02B6/132 ,  G02B6/136 ,  G02B2006/12061

Abstract: PURPOSE: A photo electric integrated circuit device and a forming method thereof are provided to improve quantum efficiency by offering light detection layer in which a crystal defect is eliminated. CONSTITUTION: An electric element comprises a transistor offered to a substrate(110). The transistor is composed of a gate(140), a source(150s), and drain(150d). An under-clad layer has an upper side lower than the surface of the substrate. A core(120a) is offered on the under-clad layer. An insulating pattern is offered on the core layer. A light detection pattern is offered on the insulating pattern. An upper-clad layer covers the substrate in which the light detection pattern is offered.

Abstract translation: 目的：提供光电集成电路器件及其形成方法，通过提供消除晶体缺陷的光检测层来提高量子效率。 构成：电气元件包括提供给衬底（110）的晶体管。 晶体管由栅极（140），源极（150s）和漏极（150d）构成。 下覆层的上侧比基板的表面低。 在下包层上提供芯（120a）。 核心层提供绝缘图案。 在绝缘图案上提供光检测图案。 上覆层覆盖提供光检测图案的基板。

公开(公告)号：KR1020110103048A

公开(公告)日：2011-09-20

申请号：KR1020100022161

申请日：2010-03-12

Applicant: 삼성전자주식회사

Inventor： 강필규 ,  배대록 ,  최길현 ,  이종명

IPC: H01L21/762 ,  H01L21/74 ,  H01L21/84 ,  H01L27/108 ,  H01L27/12

CPC classification number: H01L21/76254 ,  H01L21/743 ,  H01L21/84 ,  H01L27/10817 ,  H01L27/10855 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10894 ,  H01L27/1203

Abstract: 도전막 매립형 기판을 형성하기 위하여, 단결정 반도체 기판의 제1 표면 아래에 수소 이온 주입층을 형성한다. 상기 단결정 반도체 기판 상에 도전막을 형성한다. 상기 도전막의 상부 표면에 실리콘 산화막을 형성한다. 상기 실리콘 산화막과 지지 기판을 접합시켜 예비 도전막 매립형 기판을 형성한다. 상기 이온 주입층을 따라 단결정 반도체 기판을 분리한다. 상기 공정을 통해 형성된 도전막 매립형 기판을 이용하여 우수한 성능의 소자를 제조할 수 있다.

公开(公告)号：KR1020110090585A

公开(公告)日：2011-08-10

申请号：KR1020100010457

申请日：2010-02-04

Applicant: 삼성전자주식회사

Inventor： 강필규 ,  배대록 ,  최길현 ,  이종명

IPC: G02B6/12 ,  G02B6/122 ,  G02B6/13

CPC classification number: H01L21/7624 ,  G02B6/02 ,  G02B6/12016 ,  G02B6/1221 ,  G02B6/131

Abstract: PURPOSE: A light input and output element of a photoelectric integrated circuit and a forming method thereof are provided to prevent the generation of thickness difference of a substrate in the same board or the different substrate and to control the step coverage which is generated in a coupling domain of optical waveguides in which the width are different. CONSTITUTION: A substrate(110) has a trench. An under-clad layer is provided within the trench and has the upper side lower than the surface of the substrate. The under-clad layer comprises silicon oxide. A core is separated from sidewalls of the trench and provided on the top of the under-clad layer and has the upper side which has same height with the surface of the substrate. The core comprises single crystal silicon. The single crystal silicon is formed by laser induction epitaxial growth way.

Abstract translation: 目的：提供光电集成电路的光输入输出元件及其形成方法，以防止在同一基板或不同基板上产生基板的厚度差异，并且控制在耦合中产生的台阶覆盖 其中宽度不同的光波导的区域。 构成：衬底（110）具有沟槽。 在沟槽内部设置有下覆层，并且其上侧比衬底的表面低。 下覆层包括氧化硅。 核心与沟槽的侧壁分离，并且设置在下包层的顶部上，并且具有与衬底的表面相同高度的上侧。 核心包括单晶硅。 单晶硅通过激光诱导外延生长方式形成。

公开(公告)号：KR1020100066783A

公开(公告)日：2010-06-18

申请号：KR1020080125251

申请日：2008-12-10

Applicant: 삼성전자주식회사

Inventor： 강필규 ,  배대록 ,  이종욱 ,  최승우 ,  손용훈 ,  강종혁 ,  김중호

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11578 ,  H01L27/115 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11582 ,  H01L21/02293 ,  H01L27/0688

Abstract: PURPOSE: A non-volatile memory device and a manufacturing method thereof are provided to remove a difference in a cross section corresponding to height by forming an active post through the patterning of a substrate before forming a gate. CONSTITUTION: An active post(106) is formed by patterning a bulk substrate. A charge trapping film is formed on the side of the active post. A plurality of gates(130a-130f) in contact with the active post is formed while interposing the charge trapping film. A semiconductor substrate is formed by etching the bulk substrate(102). A first joint area(108) is formed between the semiconductor substrate and the active post.

Abstract translation: 目的：提供一种非易失性存储器件及其制造方法，通过在形成栅极之前通过图案化衬底形成活性柱来消除对应于高度的横截面的差异。 构成：通过图案化大块基板形成活性柱（106）。 在活性柱的一侧形成电荷捕获膜。 与活性柱接触的多个栅极（130a-130f）在插入电荷捕获膜的同时形成。 半导体衬底通过蚀刻大块衬底（102）形成。 第一接合区域（108）形成在半导体衬底和活性柱之间。

公开(公告)号：KR100840785B1

公开(公告)日：2008-06-23

申请号：KR1020070016427

申请日：2007-02-16

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  홍창기 ,  윤보언 ,  배대록 ,  윤성규 ,  최석헌

IPC: H01L21/31

CPC classification number: H01L27/0688 ,  H01L21/2007 ,  H01L21/8221

Abstract: A method for forming a single crystal silicon pattern in a stacked semiconductor device is provided to simplify a pattern forming process by forming the single crystal silicon pattern without using a photolithography process. A hydrogen ion is implanted on an upper surface of a first substrate(100), which is made of a single crystal silicon, such that a hydrogen ion implantation region(102) is formed at a portion displaced from the upper surface of the first substrate. A silicon oxide film pattern is formed to cover the second substrate on a second substrate, which is made of a single crystal signal. An upper surface of the silicon oxide film pattern is partially protruded. The upper surface of the silicon oxide film pattern, which is formed on the second substrate, is bonded with the upper surface of the first substrate. A portion of the first substrate is separated from the second substrate by using the hydrogen ion implantation region as a cutting surface. A single crystal silicon pattern is selectively formed on the silicon oxide pattern.

Abstract translation: 提供了一种用于在层叠半导体器件中形成单晶硅图案的方法，以通过在不使用光刻工艺的情况下形成单晶硅图案来简化图案形成处理。 在由单晶硅制成的第一衬底（100）的上表面上注入氢离子，使得在从第一衬底的上表面偏移的部分形成氢离子注入区（102） 。 在由单晶信号制成的第二基板上形成氧化硅膜图形以覆盖第二基板。 氧化硅膜图案的上表面部分地突出。 形成在第二基板上的氧化硅膜图案的上表面与第一基板的上表面接合。 通过使用氢离子注入区域作为切割表面，第一衬底的一部分与第二衬底分离。 在氧化硅图案上选择性地形成单晶硅图案。

公开(公告)号：KR100755368B1

公开(公告)日：2007-09-04

申请号：KR1020060002839

申请日：2006-01-10

Applicant: 삼성전자주식회사

Inventor： 차용원 ,  김성태 ,  서동철 ,  배대록

IPC: H01L29/786

CPC classification number: H01L23/34 ,  H01L21/76254 ,  H01L21/84

Abstract: 3차원 구조를 갖는 반도체 소자의 제조 방법을 제공한다. 상기 방법은 활성영역에 해당하는 제1 영역과 필드영역 또는 스크라이브 레인 영역에 해당하는 제2 영역을 갖는 제1 반도체 기판을 준비하는 것을 구비한다. 상기 제1 반도체 기판의 상기 제1 영역에 하부 개별소자를 형성하고, 상기 하부 개별소자 및 상기 제1 반도체 기판 상에 절연층을 형성한다. 상기 절연층을 관통하여 상기 제2 영역 내의 상기 제1 반도체 기판에 접촉하는 열전도성 플러그를 형성한다. 제2 반도체 기판 내로 불순물 이온들을 주입하여 손상층을 형성한다. 상기 손상층은 상기 제2 반도체 기판을 표면층 및 벌크층으로 한정한다. 상기 절연층 및 상기 열전도성 플러그를 상기 표면층에 본딩시킨다. 상기 본딩된 표면층으로부터 상기 벌크층을 분리시키어(delaminate) 상기 표면층을 노출시킨다. 상기 노출된 표면층을 큐어링하여(cure) 단결정 반도체층을 형성한다. 상기 방법에 의해 제조된 반도체 소자 또한 제공된다.

公开(公告)号：KR100243280B1

公开(公告)日：2000-03-02

申请号：KR1019970003579

申请日：1997-02-05

Applicant: 삼성전자주식회사

Inventor： 이은하 ,  배대록

IPC: H01L21/28

Abstract: 게이트 도전막의 티타늄 실리사이드층의 산화를 방지할 수 있는 반도체 장치의 게이트 패턴 및 그 제조방법에 관하여 개시한다. 이를 위하여 본 발명은, 실리콘 기판에 구성된 게이트 산화막과, 상기 게이트 산화막 상의 일정한 폭을 갖도록 구성된 게이트 전극으로 사용되는 제1 도전층과, 상기 제1 도전층 상에 형성되고 상기 게이트 전극용 제1 도전층보다 폭이 작게 구성된 금속 실리사이드층과, 상기 금속 실리사이드층 상에 형성되고 상기 금속 실리사이드층과 동일폭으로 구성된 제1 절연막과, 상기 제1 도전층 위에 구성되고 상기 금속 실리사이드층과 제1 절연막의 양측벽에 붙어있는 형태로 구성된 제2 절연막과, 상기 게이트 산화막 상에 형성되고, 상기 제1 도전층과 제2 절연막의 양측벽에 구성된 게이트 스페이서를 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 및 그 제조방법을 제공한다.

公开(公告)号：KR1020000004468A

公开(公告)日：2000-01-25

申请号：KR1019980025904

申请日：1998-06-30

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  배대록 ,  김철성 ,  구자흠

IPC: H01L21/28

Abstract: PURPOSE: A method is provided to improve a thermal stability using a silicide film as a diffusion source. CONSTITUTION: The method comprises the steps of: forming a refractory silicide film having at least two metals and silicon on a semiconductor substrate(10) to form junction portions, implanting a dopant into the refractory silicide film, forming shallower junction portions beneath the refractory silicide film by heat-diffusing the implanted dopant beneath the silicide film. Thereby, it is possible to improve a thermal stability using a silicide film as the diffusion source capable of withstanding high temperature for forming the shallower junction portions.

Abstract translation: 目的：提供一种使用硅化物膜作为扩散源来提高热稳定性的方法。 构成：该方法包括以下步骤：在半导体衬底（10）上形成具有至少两种金属和硅的难熔硅化物膜以形成接合部分，将掺杂剂注入难熔硅化物膜中，在难熔硅化物下方形成较浅的接合部分 通过在硅化物膜下方对植入的掺杂剂进行热扩散来制造薄膜。 由此，可以使用硅化物膜作为能够承受用于形成较浅接合部的高温的扩散源来提高热稳定性。

公开(公告)号：KR1019990041770A

公开(公告)日：1999-06-15

申请号：KR1019970062424

申请日：1997-11-24

Applicant: 삼성전자주식회사

Inventor： 이종무 ,  권영재 ,  배대록

IPC: H01L21/336

Abstract: 저온에서 정합의 평탄하고 매끈한 실리사이드층을 형성할 수 있는 실리사이드 형성방법 및 정합 실리사이드(self-aligned silicide)를 구비하는 모스(MOS) 트랜지스터에 대해 기재되어 있다. 이 실리사이드 형성방법은, 실리콘층 상에 실리사이드용 금속층을 형성하는 단계와, 금속막 상에 중간 금속층을 형성하는 단계, 및 결과물을 열처리하여 막역전(alyer inversion)에 의해 실리사이드/합금층으로 이루어진 이중층의 하부에 실리사이드를 형성하는 단계를 구비하여 이루어지고, 이 모스(MOS) 트랜지스터는, 반도체기판 상에 형성된 게이트전극과, 게이트전극 양측의 반도체기판에 형성된 소오스/ 드레인, 및 게이트전극의 상부 표면과 소오스/ 드레인의 표면에 각각 형성되며, 코발트(Co)를 상부층으로 하고 하프뮴(Hf)을 하부층으로 하는 이중층의 실리사이드로 이루어진다.

公开(公告)号：KR100195224B1

公开(公告)日：1999-06-15

申请号：KR1019960030888

申请日：1996-07-27

Applicant: 삼성전자주식회사

Inventor： 이은하 ,  배대록

IPC: H01L21/28

Abstract: 신규한 반도체장치의 제조방법이 개시되어 있다. 반도체기판 상에 게이트산화막을 형성한 후, 그 위에 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드 게이트 및 게이트캡핑막을 형성한다. 고속질화(RTN) 공정을 실시하여 상기 폴리사이드 게이트의 측면 및 게이트산화막의 표면 상에 질화막을 형성한다. 상기 결과물 전면에 고속산화(RTO) 공정을 실시한다. RTN 공정으로 금속 실리사이드가 초기에 산화되는 것을 억제하며, RTO 공정으로 금속 실리사이드가 산화될 수 있는 시간을 최소화하면서 게이트산화막의 손상을 회복시킬 수 있다.