公开(公告)号：KR1020010055491A

公开(公告)日：2001-07-04

申请号：KR1019990056706

申请日：1999-12-10

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  박훈수 ,  남기수 ,  노태문 ,  이대우 ,  김상기 ,  김종대

IPC: H01L27/08

Abstract: PURPOSE: A method for fabricating a smart power IC having a trench gate MOS power device is provided to permit a high power driving and to improve device performance and reliability. CONSTITUTION: In the method, an analog bipolar device, a digital CMOS device, a lateral double diffused MOS device(LD-MOS), a lateral insulated gate bipolar transistor(LIGBT), the trench gate double diffused MOS device(TDMOS), and a zener diode are formed altogether in a single chip. First an n+ buried layer(2) is formed in a p-type silicon substrate(1), and then a p+ buried layer(3) and a lower p+ isolation are formed. Next, after growth of an n- epitaxial layer(4), an n+ sink junction(5), an upper p+ isolation(6), an n-well(7), a p-well and a p- collector(8) and a p- drift region(9) are formed. Next, the sink junction(5), the isolations, and the wells(7,8) are diffused, and then a base(10,11) is formed. Next, a p- body region(12) for channel, a trench, a gate oxide layer(13), and a polysilicon gate(14) are formed in sequence for the TDMOS. Next, an active area is defined and a field oxide is selectively grown. Next, the second polysilicon gate(16), an emitter(18,19), and an n+ cathode(19) are formed, and then a source and drain(20,21), an extrinsic base(20,21), and a metal electrode(23) are formed.

Abstract translation: 目的：提供一种制造具有沟槽栅极MOS功率器件的智能功率IC的方法，以允许高功率驱动并提高器件性能和可靠性。 方案：在该方法中，模拟双极器件，数字CMOS器件，横向双扩散MOS器件（LD-MOS），横向绝缘栅双极晶体管（LIGBT），沟槽栅极双扩散MOS器件（TDMOS）以及 齐纳二极管一起形成在单个芯片中。 首先，在p型硅衬底（1）中形成n +掩埋层（2），然后形成p +掩埋层（3）和较低的p +隔离层。 接下来，在n-外延层（4）生长之后，n +阱结（5），上p +隔离（6），n-阱（7），p阱和p-集电极（8） 和p-漂移区（9）。 接下来，宿接头（5），隔离物和孔（7,8）被扩散，然后形成基座（10,11）。 接下来，依次形成用于沟道，沟槽，栅极氧化物层（13）和多晶硅栅极（14）的p-体区域（12），用于TDMOS。 接下来，定义有源区域并选择性地生长场氧化物。 接下来，形成第二多晶硅栅极（16），发射极（18,19）和n +阴极（19），然后形成源极和漏极（20,21），外部基极（20,21）和 形成金属电极（23）。

公开(公告)号：KR100276435B1

公开(公告)日：2000-12-15

申请号：KR1019970071621

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 윤용선 ,  백규하 ,  박종문 ,  남기수

IPC: H01L27/085

Abstract: PURPOSE: A method for manufacturing a self-aligned source/drain CMOS device is provided to improve an operating speed of a CMOS by removing a defect of a grain. CONSTITUTION: A field oxide layer(52), an isolation oxide layer(53), a polysilicon(54), and a chemical deposition oxide layer are formed on a substrate(51). A self-aligned source/drain pattern is formed by etching the chemical deposition oxide layer, the polysilicon(54), and the isolation oxide layer(53). A polysilicon or amorphous silicon is formed on a source/drain region. A nitride layer is deposited thereon. A sidewall spacer nitride layer is formed by etching the nitride layer. All parts except for the polysilicon is oxidized by using the sidewall nitride layer. A thermal oxide layer is grown and etched. A gate oxide layer is formed on the result material. A self-aligned source/drain(62) is completed by applying a polysilicon(61) thereon.

Abstract translation: 目的：提供一种用于制造自对准源极/漏极CMOS器件的方法，以通过去除晶粒缺陷来提高CMOS的工作速度。 构成：在基板（51）上形成场氧化物层（52），隔离氧化物层（53），多晶硅（54）和化学沉积氧化物层。 通过蚀刻化学沉积氧化物层，多晶硅（54）和隔离氧化物层（53）来形成自对准的源极/漏极图案。 在源极/漏极区域上形成多晶硅或非晶硅。 在其上沉积氮化物层。 通过蚀刻氮化物层形成侧壁间隔氮化物层。 除了多晶硅之外的所有部分都通过使用侧壁氮化物层而被氧化。 生长和蚀刻热氧化物层。 在结果材料上形成栅氧化层。 通过在其上施加多晶硅（61）来完成自对准源极/漏极（62）。

公开(公告)号：KR100275493B1

公开(公告)日：2000-12-15

申请号：KR1019980049839

申请日：1998-11-19

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  구진근 ,  남기수 ,  김대용

IPC: H01L21/316

Abstract: 트렌치 표면에 두껍고 완만하게 산화막을 형성함으로써 소자의 전기적 특성을 향상시킬 수 있는 트렌치형 게이트 전극을 갖는 전력소자 제조 방법에 관한 것으로, 본 발명은 그 측벽에 차례로 적층된 소오스층, 드리프트층(drift layer) 및 드레인층을 노출시키며 그 바닥에 드리프트층을 노출시키는 트렌치를 형성하고, 트렌치 바닥 및 측벽에 노출된 드리프트층 상에 다결정 실리콘막을 형성하고 다결정 실리콘막을 산화시킴으로써, 트렌치 바닥 및 측벽에 노출된 드리프트층 상에 비교적 두꺼운 산화막을 완만하고 균일하게 형성하여 트렌치형 게이트 전극을 갖는 전력소자를 제조하는데 그 특징이 있다. 본 발명에 따라 누설전류를 감소시키고, 항복전압을 증가시키는 등 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있을 뿐만 아니라, 전력소자의 온-저항 특성 향상, 소자축소로 인한 높은 패킹 밀도 증가, 그리고 높은 구동 전류를 얻을 수 있다.

公开(公告)号：KR100268180B1

公开(公告)日：2000-10-16

申请号：KR1019980015488

申请日：1998-04-30

Applicant: 한국전자통신연구원

Inventor： 신희천 ,  곽명신 ,  남기수

IPC: H01L27/06

Abstract: PURPOSE: A bipolar neural type cell circuit is provided to achieve a large silicon area and a rapid speed by using a bipolar element, and adjusts a pulse duty cycle by adjusting an oscillation-type bias voltage level with a waiting voltage. CONSTITUTION: A weight value circuit(50) receives an input signal of an oscillation circuit, a first power-supply is connected to a collector through a first resistor. A collector is connected to an emitter of the first transistor(51a). A base of a second transistor(51b) is connected to the weight value, an emitter of the first transistor is connected to a collector of the second transistor, an emitter of the second transistor is connected to a second power-supply terminal via a second resistor. A collector of the first transistor is connected to a base, the first power-supply terminal is directly connected to a collector of a third transistor of switching a signal. The first power-supply terminal is connected to a collector of a fourth transistor via a third resistor, and a base of the fourth transistor is connected to a constant voltage source. The fourth transistor(51d) switches a base voltage of the first transistor. One terminal of a first constant current source is connected to an emitter of the third and fourth transistors(51c,51d), and other terminal of the first constant current source(53a) is connected to the second power-supply terminal. A collector of the fourth transistor is connected to a base of a fifth transistor(51e). The first power-supply terminal is connected to a collector of the fifth transistor. An input terminal of a summing circuit(80) is connected to an emitter of the fifth transistor. The second power-supply terminal is connected to an emitter of the fifth transistor via the fourth resistor, thereby driving a driving capability.

Abstract translation: 目的：提供双极神经型电池电路，通过使用双极元件实现大的硅面积和快速速度，并通过用等待电压调节振荡型偏置电压电平来调整脉冲占空比。 构成：重量值电路（50）接收振荡电路的输入信号，第一电源通过第一电阻器连接到集电极。 集电极连接到第一晶体管（51a）的发射极。 第二晶体管（51b）的基极连接到重量值，第一晶体管的发射极连接到第二晶体管的集电极，第二晶体管的发射极经由第二晶体管的第二电源端子连接到第二电源端子 电阻。 第一晶体管的集电极连接到基极，第一电源端子直接连接到切换信号的第三晶体管的集电极。 第一电源端子通过第三电阻器连接到第四晶体管的集电极，并且第四晶体管的基极连接到恒定电压源。 第四晶体管（51d）切换第一晶体管的基极电压。 第一恒定电流源的一个端子连接到第三和第四晶体管（51c，51d）的发射极，第一恒流源（53a）的另一个端子连接到第二电源端子。 第四晶体管的集电极连接到第五晶体管（51e）的基极。 第一电源端子连接到第五晶体管的集电极。 求和电路（80）的输入端子连接到第五晶体管的发射极。 第二电源端子通过第四电阻器连接到第五晶体管的发射极，从而驱动驱动能力。

公开(公告)号：KR1020000033134A

公开(公告)日：2000-06-15

申请号：KR1019980049839

申请日：1998-11-19

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  구진근 ,  남기수 ,  김대용

IPC: H01L21/316

Abstract: PURPOSE: A method for manufacturing a power device of trench type is provided to improve on-resistance characteristic, package integrity and drive current of the power device. CONSTITUTION: A N+ drain layer(21), N drift layer(22), P channel layer(23) and N+ source layer (24) are sequentially formed on a semiconductor substrate. Next, the N+ source layer(24), P channel layer(23) and N drift layer(22) are selectively etched so that a trench is formed. A poly-crystal silicon layer(27) is formed on the N drift layer(22) of the trench. The poly-crystal silicon layer(27) is oxidized to form an oxide layer. Next, a gate oxide layer(29) is formed at side wall of the trench. The thickness of the gate oxide layer(29) is less than that of the oxide layer from the poly-crystal silicon layer(27). Next, a gate electrode(30) is formed in the trench.

Abstract translation: 目的：提供沟槽式功率器件的制造方法，以提高功率器件的导通电阻特性，封装完整性和驱动电流。 构成：在半导体衬底上依次形成N +漏极层（21），N漂移层（22），P沟道层（23）和N +源极层（24）。 接下来，选择性地蚀刻N +源极层（24），P沟道层（23）和N漂移层（22），从而形成沟槽。 在沟槽的N漂移层（22）上形成多晶硅层（27）。 多晶硅层（27）被氧化形成氧化物层。 接下来，在沟槽的侧壁形成栅氧化层（29）。 栅极氧化物层（29）的厚度比来自多晶硅层（27）的氧化物层的厚度小。 接下来，在沟槽中形成栅电极（30）。

公开(公告)号：KR1020000027485A

公开(公告)日：2000-05-15

申请号：KR1019980045430

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  노태문 ,  남기수 ,  박훈수 ,  강진영

IPC: H01L27/06

Abstract: PURPOSE: A method is provided to improve a performance of a DC/DC converter IC and obtain an A/D integrated circuit having high frequency/high current characteristics by integrating a high frequency IC and a power circuit. CONSTITUTION: Plural n+ buried layers(110) and plural p+ buried layers(113) are formed onan SOI substrate(100). a n-epitaxial layer(116) is formed on the SOI substrate(100) including the buried layers(110, 113). Plural p wells(122), plural n wells(125), and plural first p drift(128) are formed on the n- epitaxial layer(116). Plural isolation regions(131, 134) are formed on the SOI substrate(100) having the n- epitaxial layer(116). Plural n+ sink regions(146) and a first p active base region(149) are formed on the n- expitaxial layer, and a second p drift region(155) are formed on the n well(125).

Abstract translation: 目的：提供一种通过集成高频IC和电源电路来提高DC / DC转换器IC的性能并获得具有高频/高电流特性的A / D集成电路的方法。 构成：在SOI衬底（100）上形成多个n +掩埋层（110）和多个p +掩埋层（113）。 在包括埋层（110,113）的SOI衬底（100）上形成n外延层（116）。 在n外延层（116）上形成多个p阱（122），多个n阱（125）和多个第一p漂移（128）。 在具有n-外延层（116）的SOI衬底（100）上形成多个隔离区（131,134）。 多个n +接收区（146）和第一p活性基区（149）形成在n-外延层上，并且在n阱（125）上形成第二p漂移区（155）。

公开(公告)号：KR100250488B1

公开(公告)日：2000-04-01

申请号：KR1019970072769

申请日：1997-12-23

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  구용서 ,  이대우 ,  구진근 ,  남기수

IPC: H01L21/33

Abstract: PURPOSE: A method for manufacturing a Bi-LDMOSFET(Bipolar Lateral Double diffused Metal-Oxide-Semiconductor Field Effect Transistor) is provided to embody an intelligent device of high resisting pressure/high speed/lower power/high reliability/low degradation with a characteristic of a high resisting pressure in a sub-micron level. CONSTITUTION: An epitaxial layer(2) is formed on a silicon wafer(1). A structure of SOI and a p-well(3) are formed. A trench isolation process is performed on the substrate(1) of the SOI structure. An open type drain(5) is formed thereon. A gate oxide layer is grown on a whole structure. An ion implanting process is performed by using a mask. An active base region on a bipolar forming region is formed and a gate electrode and an emitter electrode are formed. A side oxide layer(15) is formed to isolate a source-drain and an emitter-base. The nitride layer is deposited to embody a minimized inactive base region. A dry-etching process and a selective isolation process for a thermal oxide layer(16) are performed to form an inactive base region. An inactive base region is formed by etching the remaining side nitride layer of the emitter. A collector region and a source region are formed by using an ion implanting process. A polysilicon(20) is deposited. A dry-etching process for the polysilicon(20) is performed except the polysilicon(20) of the base region. An oxide layer(21) is deposited on the whole structure. The source/gate/drain/emitter/base/collector regions are exposed by performing the etching process using a mask. A metal contact is formed thereon.

Abstract translation: 目的：提供一种用于制造Bi-LDMOSFET（双极侧向双扩散金属氧化物半导体场效应晶体管）的方法，以实现具有高耐压/高速/低功率/高可靠性/低退化的智能装置，具有特征 在亚微米级别具有高抗压力。 构成：在硅晶片（1）上形成外延层（2）。 形成SOI和p阱（3）的结构。 在SOI结构的衬底（1）上进行沟槽隔离处理。 在其上形成开放型漏极（5）。 栅氧化层在整个结构上生长。 通过使用掩模进行离子注入处理。 形成双极形成区域上的有源基区，形成栅电极和发射极。 形成侧面氧化物层（15）以隔离源极 - 漏极和发射极 - 基极。 沉积氮化物层以体现最小化的非活性碱性区域。 执行用于热氧化物层（16）的干法蚀刻工艺和选择性分离工艺以形成无活性碱性区域。 通过蚀刻发射体的剩余侧氮化物层形成非活性基区。 通过使用离子注入工艺形成集电极区域和源极区域。 沉积多晶硅（20）。 除了基极区域的多晶硅（20）之外，还执行多晶硅（20）的干蚀刻工艺。 氧化物层（21）沉积在整个结构上。 通过使用掩模执行蚀刻工艺来暴露源极/栅极/漏极/发射极/基极/集电极区域。 在其上形成金属接触。

公开(公告)号：KR100249779B1

公开(公告)日：2000-03-15

申请号：KR1019970065703

申请日：1997-12-03

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  진영모 ,  남기수 ,  윤용선 ,  백규하

IPC: H01L21/28

Abstract: 금속 배선간의 연결을 금속비아 기둥을 이용하되, 여기에 금속비아 기둥이 연속되는 공정 과정중에 쓰러지는 문제점을 보완함으로써, 소자의 수율을 향상시킬 수 있는 반도체 소자의 다층 금속 배선방법이 개시되어 있다. 본 발명은, 금속배선 회로를 정의할때, 감광막 대신 금속 비아 기둥을 지지하는 절연막을 이용하여 금속식각을 수행하는 방법을 고안함으로써, 미세형상 형성을 용이하게 할 수 있도록 하였다. 금속 배선간의 전기적인 절연은 절연막 증착, SOG 갭-채움,절연막 증착을 통하여 이루어지며, CMP 공정기술을 이용하여 비아 기둥의 최상면이 드러나는 지점을 기준으로 평탄화를 수행한 후 2차 금속배선을 형성시킨다. 이후, 2차 금속배선 이전 까지의 단계를 반복 수행함으로써, 수율이 향상되고 공정이 용이한 다층 금속배선을 형성한다.

公开(公告)号：KR100233848B1

公开(公告)日：1999-12-01

申请号：KR1019960069404

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 장원익 ,  이용일 ,  이종현 ,  유형준 ,  남기수

IPC: H01L29/84

Abstract: 본 발명은 반도체 장치 제조 방법에 관한 것으로, 각속도 측정 장치의 제조에 있어서 종래의 방법인 기판 가공 기술은 식각시 정확한 수직구조를 구현할 수 없는 문제점을 해결하기 위해 희생층을 형성하고 친수성 처리한 후 결정면이 ＜110＞ 방향인 실리콘 웨이퍼를 기판 접합 기술에 의해 하부 전극이 제조된 실리콘 웨이퍼 위에 부착하고, 표면 가공 기술인 기상 식각 공정으로 상기 희생층을 제거하므로써 고착 현상없이 구조체를 띄울 수 있고, 가로세로비가 크고 정확한 구조의 구현에 의해 안정된 미세 구조체의 제조를 통하여 고감도, 저전압 구동형 마이크로 자이로스코프의 구현이 가능하며, 저응력 미세 구조체의 제조와 주변 회로와의 접속을 위한 금속 전극의 제조가 용이한 마이크로 자이로스코프 제조 방법이 제시된다.

公开(公告)号：KR100233828B1

公开(公告)日：1999-12-01

申请号：KR1019970038481

申请日：1997-08-12

Applicant: 한국전자통신연구원

Inventor： 김대용 ,  곽명신 ,  남기수

IPC: H03L7/00

Abstract: 본 발명은 통상의 저 전력 CMOS소자로 제작된 직접 디지털 주파수 합성기 디바이스의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 하므로써, 높은 주파수의 합성이 가능하고, 주파수 해상도 및 위상과 주파수의 안정도를 향상시킬 수 있으며, 주파수합성기의 디바이스 칩 크기를 줄여서, 오늘날 이동통신 기기의 주파수 합성장치에 적합한 코-딕회로를 이용한 직접 디지털 주파수 합성기에 관해 개시된다.
종래의 CMOS 소자기술로 제작된 직접 디지털 주파수합성기의 합성된 주파수는 최대 동작 클럭 주파수의 1/4에 해당하는 낮은 주파수 출력과 사인 룩업 테이블인 사인롬(Sine ROM) 크기의 제약으로 인한 낮은 주파수 해상도와 정밀도 때문에 직접 디지털 주파수 합성기 단독으로는 50MHz이상의 고해상도의 고주파 합성기로서는 부적당하였다.
종래 기술의 단점인 저해상도의 저주파수 출력을 개량하기 위하여, 종래 구조의 직접 디지털 주파수 합성기의 구조와 연결 방법을 달리하여 최종 출력이 직접 디지털 주파수 합성기 한 개의 출력 주파수보다도 4배 혹은 그 이상의 합성된 출력 주파수와 고해상도의 출력을 얻을 수 있도록 구성하였으며, 통상의 저 전력 CMOS 소자기술로 제작할 경우 소형화와 저 전력화가 가능하도록 개선하였다.