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公开(公告)号：KR1020120068069A
公开(公告)日：2012-06-27
申请号：KR1020100104620
申请日：2010-10-26
Applicant: 한국전자통신연구원
CPC classification number: H01L27/0605 , H01L21/8252 , H01L29/732 , H01L29/93 , H03C1/36
Abstract: PURPOSE: A semiconductor device and a method of manufacture thereof are provided to minimize a chip size by integrating a bipolar transistor and a variable capacitance diode on one top of a single substrate. CONSTITUTION: A substrate(10) includes a first region and a second region. A transistor includes first to third conductive impurity layers laminated on the substrate of the first region. A variable capacitance diode(80) is separated from the transistor of the first region. The variable capacitance diode includes the first and second conductive impurity layers laminated on the substrate of the second region.
Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过在单个衬底的一个顶部上集成双极晶体管和可变电容二极管来最小化芯片尺寸。 构成：衬底（10）包括第一区域和第二区域。 晶体管包括层叠在第一区域的基板上的第一至第三导电杂质层。 可变电容二极管（80）与第一区域的晶体管分离。 可变电容二极管包括层叠在第二区域的衬底上的第一和第二导电杂质层。
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公开(公告)号：KR1020080052195A
公开(公告)日：2008-06-11
申请号：KR1020070046853
申请日：2007-05-15
Applicant: 한국전자통신연구원
IPC: H01L29/737
CPC classification number: H01L29/42304 , H01L29/66318
Abstract: A method for fabricating a heterojunction bipolar transistor using a sidewall is provided to avoid an increase of base-collector capacitance generated by a base pad region by separating a base pad from an isolation region including a base electrode. A sub collector layer(150), a collector layer(140), a base layer(130), an emitter layer(120) and an emitter cap layer(110) are formed on a substrate(160). An emitter electrode(210) is formed on the emitter cap layer. The emitter cap layer under the emitter electrode and the emitter layer are etched to expose the base layer. A base electrode(220) is formed on the exposed base layer. The base layer under the base electrode and the collector layer are etched to expose the sub collector layer. A collector electrode(230) is formed on the sub collector layer. The sub collector layer is etched. An insulation layer(320) is formed on the resultant structure. The insulation layer is etched to expose the emitter electrode, the base electrode and the collector electrode. One side of a base pad(420) is formed on the substrate and the other side of the base pad is formed on the base electrode wherein the base pad includes a base connection wire(410) for connecting the one and the other sides of the base pad. In etching the emitter cap layer and the emitter layer, the emitter cap layer and the emitter layer can be etched by a wet etch process in which the emitter layer is etched after the emitter cap layer is etched.
Abstract translation: 提供一种使用侧壁制造异质结双极晶体管的方法，以通过从包括基极的隔离区域分离基底焊盘来避免基底区域产生的基极集电极电容的增加。 在基板（160）上形成副集电极层（150），集电极层（140），基极层（130），发射极层（120）和发射极盖层（110）。 发射极电极（210）形成在发射极盖层上。 在发射极电极和发射极层之下的发射极帽层被蚀刻以露出基底层。 在露出的基底层上形成基极（220）。 基底下的基底层和集电体层被蚀刻以露出副集电极层。 集电极（230）形成在副集电极层上。 子集电极层被蚀刻。 在所得结构上形成绝缘层（320）。 蚀刻绝缘层以暴露发射极，基极和集电极。 基底垫（420）的一侧形成在基底上，基底垫的另一侧形成在基底电极上，其中基底垫包括用于将第一和第二面连接的基底连接线（410） 底座 在蚀刻发射极覆盖层和发射极层时，可以通过湿蚀刻工艺来蚀刻发射极覆盖层和发射极层，其中在发射极帽层被蚀刻之后蚀刻发射极层。
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公开(公告)号：KR1020070035175A
公开(公告)日：2007-03-30
申请号：KR1020050089724
申请日：2005-09-27
Applicant: 한국전자통신연구원
IPC: H01L21/60
CPC classification number: H01L21/76898 , H01L23/481 , H01L25/0657 , H01L25/50 , H01L2224/05568 , H01L2224/05573 , H01L2224/13025 , H01L2224/16 , H01L2225/06513 , H01L2225/06541
Abstract: 본 발명은 칩과 이를 이용한 칩 스택 및 그 제조방법에 관한 것으로, 웨이퍼상에 형성된 적어도 하나 이상의 패드와 상기 패드의 저면이 노출되도록 상기 웨이퍼를 관통하는 비아홀에 상기 웨이퍼의 저면으로부터 일정한 두께까지 돌출되도록 형성된 금속층을 포함하는 복수개의 칩이 적층되되, 상기 각 칩의 패드와 금속층이 서로 마주보도록 접합되어 적층함으로써, 칩의 제조공정이 간편해지고 칩의 성능을 향상시켜줄 뿐만 아니라 칩 스택 시 풋 프린트(foot print)가 작아지는 효과가 있다.
칩 스택, 웨이퍼, 패드, 비아홀, 플립칩, 범프, 풋 프린트Abstract translation: 芯片及使用该芯片的芯片堆栈及其制造方法技术领域本发明涉及一种芯片，使用该芯片的芯片堆栈及其制造方法，更具体地，本发明涉及一种芯片及使用该芯片的芯片堆栈， 通过堆叠包括所形成的金属层的多个芯片，使得每个芯片的焊盘和金属层彼此面对并层叠它们，芯片的制造工艺被简化并且芯片的性能得到改善，另外， 打印）减少。
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公开(公告)号：KR1020050063019A
公开(公告)日：2005-06-28
申请号：KR1020030094071
申请日：2003-12-19
Applicant: 한국전자통신연구원
IPC: H01L29/737
CPC classification number: H01L29/66318 , H01L29/7371
Abstract: 이종 접합 쌍극자 트랜지스터의 제조 방법에서, 소자 분리 영역을 정의하기 전에 식각이 용이한 제1 유전체층이 기판 전면에 증착된다. 그리고 제1 유전체층과 부컬렉터층이 식각된 후에 상대적으로 식각이 어렵거나 식각 속도가 느린 제2 유전체층이 기판 전면에 증착된다. 이후, 관통구가 형성된 후 제1 및 제2 유전체층의 식각 특성의 차이를 이용하여 제1 유전체층을 제거한다. 이와 같이 하면, 화합물 반도체와 유전체 절연막(제2 유전체층)의 계면에서 발생하는 전력 이득의 감소를 제거할 수 있다.
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公开(公告)号：KR100388489B1
公开(公告)日：2003-06-25
申请号：KR1020010060457
申请日：2001-09-28
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: PURPOSE: A method for fabricating a heterojunction bipolar transistor is provided to improve planarization and integration, by defining an isolation region through a selective ion implantation process, by growing a base layer and an emitter layer while using a dielectric layer as a mask and by simultaneously forming an emitter electrode, a base ohmic electrode and a collector ohmic electrode. CONSTITUTION: The isolation region(103) is defined in a semi-insulating compound semiconductor substrate(101). A sub collector layer(104) and a collector layer(105) are continuously grown on the compound semiconductor substrate. The collector layer is etched to define an intrinsic base region(106). The first dielectric layer is formed on a side surface and an upper surface of the collector layer. A base region is formed on the collector layer. The second dielectric layer is formed on the base layer(108) to expose the intrinsic base region. The emitter layer(110) and an emitter cap layer(111) are formed on the exposed base region. The first dielectric layer and the collector layer are etched to form an open region(112) for a collector electrode. A primary collector electrode(113) is formed in the open region for the collector electrode. The second dielectric layer is etched to expose an outer base region of the base region so that an open region(114) for a base electrode is formed. The emitter electrode(115), the base electrode(116) and a secondary collector electrode(117) are simultaneously formed on the emitter cap layer, the open region for the base electrode and the primary collector electrode.
Abstract translation: 目的：提供一种制造异质结双极晶体管的方法，以通过选择性离子注入工艺限定隔离区，通过在使用介电层作为掩模并同时生长基极层和发射极层的同时，通过同时 形成发射极电极，基极欧姆电极和集电极欧姆电极。 构成：隔离区（103）被限定在半绝缘化合物半导体衬底（101）中。 在化合物半导体衬底上连续生长子集电极层（104）和集电极层（105）。 刻蚀集电极层以限定内部基极区（106）。 第一介电层形成在集电极层的侧表面和上表面上。 在集电极层上形成基极区域。 第二电介质层形成在基层（108）上以暴露本征基区。 发射极层（110）和发射极覆盖层（111）形成在暴露的基极区上。 蚀刻第一介电层和集电极层以形成用于集电极的开放区域（112）。 主集电极（113）形成在集电极的开放区域。 蚀刻第二电介质层以暴露基极区域的外部基极区域，从而形成用于基极的开放区域（114）。 发射极电极（115），基极电极（116）和次级集电极电极（117）同时形成在发射极覆盖层，基极电极和主集电极电极的开路区域上。
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Patent Agency Ranking
公开(公告)号：KR100347520B1
公开(公告)日：2002-08-07
申请号：KR1020000003494
申请日：2000-01-25
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: 본 발명은 주기율표상 3족과 5족의 화합물반도체로 구성되는 이종접합 쌍극자 소자(heterojunction bipolar transistor: HBT)의 제조방법에 관한 것으로서, HBT 소자 고유의 초고속 특성을 향상시키고, 고온에서도 안정된 특성을 구현할 수 있는 방법을 제공하기 위한 것이다.
이러한 이종접합 쌍극자 소자의 제조방법은, 3족-5족으로 구성된 화합물반도체 기판 위에 완충층과, 부컬렉터층, 컬렉터층, 베이스층, 에미터층, 및 에미터캡층을 차례로 성장하여 HBT 에피구조를 형성하는 제 1 단계와, 상기 HBT 에피구조 위의 일부에 에미터 오믹 접촉 형성을 위한 3중 금속층을 증착하는 제 2 단계, 상기 3중 금속층을 마스크로 하여 상기 에미터캡층 전부와 에미터층의 일부를 식각하여, 얇은 두께의 에미터층을 잔류시키는 제 3 단계, 베이스 전극 패턴에 의해 상기 잔류 에미터층을 제거하고 베이스전극을 형성하는 제 4 단계, 컬렉터층이 증착할 위치의 상기 에미터층과, 베이스층, 및 컬렉터층을 식각하고 상기 부 컬렉터층 위에 컬렉터전극을 형성하고 소자분리 영역을 정의하는 제 5 단계, 및 상기 각 전극에 금속배선하여 이종접합 쌍� ��자 소자의 제작을 완료하는 제 6 단계를 포함한다.-
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公开(公告)号：KR102208076B1
公开(公告)日：2021-01-28
申请号：KR1020160016435
申请日：2016-02-12
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/66 , H01L29/78 , H01L29/45 , H01L29/417
Abstract: 본발명의실시예에따른고전자이동도트랜지스터는서로마주보는제1면과제2 면을포함하고, 상기제1 면과상기제2 면을관통하는비아홀을구비한기판과, 상기기판의제1 면상에제공된활성층과, 상기활성층상에위치하고상기활성층의일부를노출하는게이트리쎄스영역을포함한캡층과, 상기캡층상에위치하며상기캡층및 상기활성층중 어느하나의층에오믹접촉한소스전극과, 상기캡층상에서상기소스전극으로부터이격되며상기캡층에오믹접촉한드레인전극과, 상기소스전극과상기드레인전극상에위치하고상기게이트리쎄스영역에대응되는개구부를구비하여상기게이트리쎄스영역을노출시키는절연층과, 상기절연층상에서상기소스전극과상기드레인전극사이에위치한제1 전계전극과, 상기절연층상에서상기제1 전계전극과전기적으로연결된게이트전극및 상기기판의제2 면상에제공되며상기비아홀을통해상기활성층과접촉되는제2 전계전극을포함한다.
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