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    드라이 에칭 방법
    2.
    发明授权
    드라이 에칭 방법 有权
    干蚀法

    公开(公告)号：KR100764248B1

    公开(公告)日：2007-10-05

    申请号：KR1020057025126

    申请日：2002-06-07

    Applicant: 도쿄엘렉트론가부시키가이샤

    Inventor： 이이지마에츠오 ,  야마다노리카즈

    IPC: H01L21/3065

    CPC classification number: H01J37/32935 ,  H01L21/32137

    Abstract: 도 1a에 도시한 상태로부터, 에칭 가스로서 적어도 HBr을 포함하는 가스, 예컨대 HBr+Cl
    2 의 혼합 가스를 이용하여, 제 1 압력으로 메인 에칭 공정을 실행한다. 이 후, 도 1b에 도시하는 바와 같이, 실리콘 산화막 층(102)이 노출되기 전에, 상기 메인 에칭 공정을 종료하고, 적어도 HBr을 포함하는 가스, 예컨대 HBr 단가스를 이용하여, 제 1 압력보다 높은 제 2 압력으로 오버 에칭 공정을 실행하고, 도 1c에 도시하는 바와 같이 실리콘 산화막 층(102)을 완전히 노출시킨다. 이에 의해, 종래에 비해서, 실리콘 산화막에 대한 실리콘함유 도전막 층의 선택비를 향상시킬 수 있어, 베이스 층인 실리콘 산화막 층을 에칭하지 않고, 또한 실리콘함유 도전막 층의 에칭 형상을 손상시키지 않고서, 확실히 소망하는 실리콘함유 도전막 층만을 에칭하여 제거할 수 있다.

    플라즈마 처리 장치 및 플라즈마 처리 방법
    8.
    发明公开
    플라즈마 처리 장치 및 플라즈마 처리 방법 审中-实审
    等离子体加工设备和等离子体处理方法

    公开(公告)号：KR1020140104380A

    公开(公告)日：2014-08-28

    申请号：KR1020140019300

    申请日：2014-02-19

    Applicant: 도쿄엘렉트론가부시키가이샤

    Inventor： 나가미코이치 ,  야마다노리카즈 ,  곤다이타다시 ,  요시다코우이치

    IPC: H05H1/46 ,  H01L21/3065

    CPC classification number: H01J37/32091 ,  H01J37/32174 ,  H01J37/32183 ,  H01J37/32706 ,  H01J37/32944

    Abstract: The present invention efficiently, stably, and definitely prevents abnormal discharge between an RF electrode (susceptor), which loads a substrate to be processed, and the substrate by using an electrostatic chuck. At a first timing after a semiconductor wafer (W) is mounted on the electrostatic chuck (38), the susceptor (12) is switched from an electrically grounded state into a floated state. From a second timing after the first timing, a second high frequency power (HF) for plasma generation is applied to the susceptor (12), and a processing gas is excited into plasma in a chamber (10). From a third timing after the second timing, a first high frequency power (LF) for ion injection is applied to the susceptor (12), and a self-bias (−Vdc) is generated. From a fourth timing close to the third timing, a negative second DC voltage (−BDC) corresponding to the self-bias (−Vdc) is applied to the susceptor (12). From the fifth timing after the fourth timing, a positive first DC voltage (ADC) is applied to an inner electrode (42) of the electrostatic chuck (38).

    Abstract translation: 本发明通过使用静电卡盘有效地，稳定地并且可靠地防止加载被处理基板的RF电极（基座）与基板之间的异常放电。 在将半导体晶片（W）安装在静电卡盘（38）上之后的第一定时，基座（12）从电接地状态切换到浮动状态。 从第一定时之后的第二定时，将用于等离子体产生的第二高频功率（HF）施加到基座（12），处理气体在腔室（10）中激发成等离子体。 从第二定时之后的第三时刻开始，对基座（12）施加用于离子注入的第一高频功率（LF），产生自偏压（-Vdc）。 从靠近第三定时的第四定时，将与自偏压（-Vdc）相对应的负的第二直流电压（-BDC）施加到基座（12）。 从第四定时之后的第五时刻开始，对静电卡盘（38）的内部电极（42）施加正的第一直流电压（ADC）。

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