中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

10 records (took 0.017 seconds)

    METHOD OF REDUCING REACTIVE ION ETCHING LAG IN DEEP- TRENCH SILICON ETCHING
    1.
    发明专利
    METHOD OF REDUCING REACTIVE ION ETCHING LAG IN DEEP- TRENCH SILICON ETCHING 失效

    公开(公告)号：JP2002033313A

    公开(公告)日：2002-01-31

    申请号：JP2001161081

    申请日：2001-05-29

    Applicant: IBM

    Inventor： NAEEM MUNIR D ,  MATHAD GANGADHARA S ,  KIM BYEONG YEOL ,  KUDELKA STEPHAN P ,  LEE BRIAN S ,  LI HONG ,  MORALES ELIZABETH ,  PARK YOUNG-JIN ,  RANADE RAJIV M

    IPC: H01L21/302 ,  H01L21/3065 ,  H01L21/308 ,  H01L21/8242 ,  H01L27/108

    Abstract: PROBLEM TO BE SOLVED: To provide a method of minimizing an RIE lag, which occurs during production of a DT in a DRAM having a large aspect ratio. SOLUTION: Using this method, isotropic etching of a wafer can be prevented and hence a passivation film is formed to such a extent as to require to maintain a profile and shape of a DT in the wafer. The RIE process described here provides a partial DT etched in the wafer to attain a prescribed depth. This passivation film is grown to a certain thickness which is not sufficiently thick to block an opening of the deep-trench. In an alternative method, the passivation film is removed by a non-RIE process. The non-RIE process for removing the film may be wet etching using chemicals, such as hydrofluoric acid (buffered or unbuffered) or the like. Alternatively, a vapor phase of hydrofluoric anhydride or the like and/or un-ionized chemicals may be used. By controlling the film thickness, a prescribed depth of a DT for a high aspect ratio structure can be obtained.

    METHOD AND SYSTEM FOR LINE-DIMENSION CONTROL OF AN ETCH PROCESS
    2.
    发明申请
    METHOD AND SYSTEM FOR LINE-DIMENSION CONTROL OF AN ETCH PROCESS 审中-公开
    用于线性尺寸控制的方法和系统

    公开(公告)号：WO2006121563A2

    公开(公告)日：2006-11-16

    申请号：PCT/US2006013562

    申请日：2006-04-12

    Applicant: IBM ,  RANADE RAJIV M ,  MAGTOTO TERESITA Q ,  BEHM GARY W

    Inventor： RANADE RAJIV M ,  MAGTOTO TERESITA Q ,  BEHM GARY W

    IPC: G01L21/30 ,  C23F1/00

    CPC classification number: H01J37/32082 ,  H01J37/32935

    Abstract: A method and system for controlling a dimension of an etched feature (150). The method includes: measuring a mask feature (145) formed on a top surface of a layer (110) on a substrate (100) to obtain a mask feature dimension value; and calculating (265) a mask trim plasma etch time based on the mask feature dimension value, a mask feature dimension target value (255), a total of selected radio frequency power-on times of a plasma etch tool (180) since an event occurring to a chamber or chambers of a plasma etch tool for plasma etching the layer, and an etch bias target for a layer feature to be formed from the layer where the layer is not protected by the mask feature during a plasma etch (275) of the layer.

    Abstract translation: 一种用于控制蚀刻特征（150）的尺寸的方法和系统。 该方法包括：测量形成在衬底（100）上的层（110）的顶表面上的掩模特征（145）以获得掩模特征尺寸值; 以及基于掩模特征尺寸值计算（265）掩模修剪等离子体蚀刻时间，掩模特征尺寸目标值（255），自事件以来的等离子体蚀刻工具（​​180）的所选射频加电时间的总和 发生在用于等离子体蚀刻该层的等离子体蚀刻工具的室或腔室中，以及用于在层的等离子体蚀刻（275）期间由层不被掩模特征保护的层形成的层特征的蚀刻偏置目标 层。

    FORMATION OF BOLT TYPE TRENCH IN SUBSTRATE
    4.
    发明专利
    FORMATION OF BOLT TYPE TRENCH IN SUBSTRATE 失效

    公开(公告)号：JPH11162949A

    公开(公告)日：1999-06-18

    申请号：JP26807298

    申请日：1998-09-22

    Applicant: SIEMENS AG ,  IBM

    Inventor： MULLER KARL P ,  RANADE RAJIV M ,  SCHMITZ STEFAN

    IPC: H01L21/302 ,  H01L21/3065 ,  H01L21/8242 ,  H01L27/108

    Abstract: PROBLEM TO BE SOLVED: To provide a more advantageous and simplified method for forming a bolt type trench in a semiconductor device for increasing stored capacity. SOLUTION: In a method for forming a bolt type trench 20 in a semiconductor substrate 10, a trench 20 having a tapered top section 25 is formed in a semiconductor device by reactive ion etching, and the reactive ion etching is continued. In the man time, the temperature of the semiconductor device is increased to provide the trench 20 with a rectangular recess.

    Verwendung einer organischen Planarisierungsmaske zum Schneiden einer Vielzahl von Gate-Leitungen
    6.
    发明专利
    Verwendung einer organischen Planarisierungsmaske zum Schneiden einer Vielzahl von Gate-Leitungen 未知

    公开(公告)号：DE112012005023T5

    公开(公告)日：2014-08-21

    申请号：DE112012005023

    申请日：2012-11-23

    Applicant: IBM

    Inventor： FULLER NICHOLAS C M ,  RANADE RAJIV M ,  TOTIR GEORGE G ,  JOSHI PRATIK P ,  KHOJASTEH MAHMOUD

    IPC: H01L21/00

    Abstract: Eine organische Planarisierungsschicht (OPL) wird auf einem Halbleitersubstrat gebildet, welches eine Vielzahl von Gate-Leitungen darauf umfasst. Jede Gate-Leitung umfasst zumindest ein High-k-Gate-Dielektrikum und eine Metall-Gate-Zone. Anschließend wird auf der OPL ein strukturierter Photoresist angeordnet, welcher mindestens eine darin ausgebildete Struktur aufweist. Die mindestens eine Struktur in dem Photoresist verläuft senkrecht zu jeder der Gate-Leitungen. Die Struktur wird dann durch Ätzen in die OPL und Abschnitte jeder der darunter liegenden Gate-Leitungen übertragen, um eine Vielzahl von Gate-Stapeln bereitzustellen, welche jeweils zumindest einen High-k-Dielektrikums-Abschnitt und einen Metall-Gate-Abschnitt umfassen. Der strukturierte Photoresist und die verbleibende OPL-Schicht werden dann unter Anwendung einer Folge von Schritten entfernt, welche ein erstes In-Kontakt-Bringen mit einer ersten Säure, ein zweites In-Kontakt-Bringen mit einer wässrigen, Cer enthaltenden Lösung und ein drittes In-Kontakt-Bringen mit einer zweiten Säure umfassen.

Patent Agency Ranking