公开(公告)号：JP2007005798A

公开(公告)日：2007-01-11

申请号：JP2006169520

申请日：2006-06-20

Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

Inventor： BAUMGARTNER PETER ,  BENETIK THOMAS

IPC: H01L21/822 ,  H01L27/04

CPC classification number: H01F17/0006 ,  H01F2021/125

Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor device capable of improving a symmetry of a differential inductor, and enhancing a performance thereof. SOLUTION: In a multilayer conductive layer of an integrated circuit, the symmetry part of a first inductor and a second inductor is formed in two or more conductive layers. The respective first inductors provided in adjacent conductive layers or the respective second inductors provided in the adjacent conductive layers are mutually connected by via. An approximately a loop structure is formed in each conductive layer by the first and second inductor parts. The first and second inductor vias may be disposed at the same position in the approximately looped inductor structure by exchanging an inner radius and an outer radius. Alternately, by using a notch in the first and second inductors, the first and second inductor vias may be disposed, so that the via for the second inductor is disposed on the opposite side of the via for the first inductor in the approximately looped inductor structure. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供能够提高差分电感器的对称性并提高其性能的半导体器件。 解决方案：在集成电路的多层导电层中，第一电感器和第二电感器的对称部分形成在两个或更多个导电层中。 设置在相邻导电层中的相应的第一电感器或设置在相邻的导电层中的相应的第二电感器通过通孔相互连接。 通过第一和第二电感器部件在每个导电层中形成大致环形结构。 第一和第二电感器通孔可以通过交换内半径和外半径而设置在近环形电感器结构中的相同位置处。 或者，通过使用第一和第二电感器中的陷波，可以设置第一和第二电感器通孔，使得用于第二电感器的通孔设置在大致环形的电感器结构中用于第一电感器的通路的相对侧 。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：DE10217567A1

公开(公告)日：2003-11-13

申请号：DE10217567

申请日：2002-04-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BENETIK THOMAS ,  RUDERER ERWIN

IPC: H01L27/04 ,  H01L21/822 ,  H01L23/522 ,  H01L27/08 ,  H01L21/768

Abstract: A semiconductor component has an insulating layer which is formed on a semiconductor substrate and in which a capacitance structure (K) is formed. The capacitance structure (K) has at least two metallization planes (1 to 7) which are arranged parallel to one another and are each connected to an electrical connecting line. Arranged between the metallization planes (1 to 7) is at least one electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) for producing a capacitance surface, the electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) being electrically connected only to one of the metallization planes (1 to 7).

公开(公告)号：DE102006062924B3

公开(公告)日：2017-03-30

申请号：DE102006062924

申请日：2006-06-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUMGARTNER PETER ,  BENETIK THOMAS

IPC: H01L27/08 ,  H01F5/00 ,  H01F17/00 ,  H01F27/28 ,  H05K1/16

Abstract: Halbleitereinrichtung (100), die folgendes umfaßt: ein Werkstück (102); eine über dem Werkstück (102) angeordnete erste leitende Schicht (M6), wobei ein erster Abschnitt (L1, M6) einer ersten Induktionsspule (L1) und ein erster Abschnitt (L2, M6) einer zweiten Induktionsspule (L2) innerhalb der ersten leitenden Schicht (M6) angeordnet sind, wobei der erste Abschnitt (L2, M6) der zweiten Induktionsspule (L2) symmetrisch zu dem ersten Abschnitt (L1, M6) der ersten Induktionsspule (L1) ist; mindestens eine der ersten leitenden Schicht (M6) benachbarte zweite leitende Schicht (M5), wobei ein zweiter Abschnitt (L1, M5) der ersten Induktionsspule (L1) und ein zweiter Abschnitt (L2, M5) der zweiten Induktionsspule (L2) in jeder mindestens einen zweiten leitenden Schicht (M5) angeordnet sind, wobei jeder zweite Abschnitt (L2, M5) der zweiten Induktionsspule (L2) symmetrisch zu jedem zweiten Abschnitt (L1, M5) der ersten Induktionsspule (L1) in jeder mindestens einen zweiten leitenden Schicht ist; mindestens einen ersten Induktionsspulendurchkontakt (111a), der den ersten Abschnitt (L1, M6) der ersten Induktionsspule (L1) in der ersten leitenden Schicht (M6) mit dem zweiten Abschnitt (L2, M5) der ersten Induktionsspule (L1) in der benachbarten zweiten leitenden Schicht (M5) elektrisch leitfähig verbindet; und mindestens einen zweiten Induktionsspulendurchkontakt (111b), der den ersten Abschnitt (L2, M6) der zweiten Induktionsspule (L2) in der ersten leitenden Schicht (M6) mit dem zweiten Abschnitt (L2, M5) der zweiten Induktionsspule (L2) in der benachbarten zweiten leitenden Schicht elektrisch leitfähig verbindet, wobei der mindestens eine zweite Induktionsspulendurchkontakt (111b) zu dem mindestens einen ersten Induktionsspulendurchkontakt (111a) symmetrisch ist, ...

公开(公告)号：DE102008028554B4

公开(公告)日：2013-04-18

申请号：DE102008028554

申请日：2008-06-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUMGARTNER PETER ,  RIES PHILIPP ,  BENETIK THOMAS

IPC: H01L27/08 ,  H01L21/822

Abstract: Verfahren zur Herstellung eines Halbleiterbauelementes, umfassend eine Kapazität, deren Zahlenwert für eine Bauelementfunktion relevant ist, wobei die Kapazität eine Parallelschaltung aus mindestens einem ersten Kondensatorelement, das einen ersten Kapazitätswert mit einer erster Fertigungstoleranz hat, und einem zweiten Kondensatorelement, das einen zweiten Kapazitätswert mit einer zweiten Fertigungstoleranz hat, aufweist, wobei das erste und zweite Kondensatorelement in Herstellungsschritten ausgebildet werden, die unkorrelierte Fertigungsschwankungen aufzeigen, wobei der erste Kapazitätswert des ersten Kondensatorelements und der zweite Kapazitätswert des zweiten Kondensatorelements zum Erhalt eines vorbestimmten Gesamtkapazitätswertes derart anhand der Fertigungstoleranzen der Kondensatorelemente ausgewählt werden, dass eine Fertigungstoleranz der Kapazität minimiert wird.

公开(公告)号：DE102008047865B4

公开(公告)日：2012-06-06

申请号：DE102008047865

申请日：2008-09-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUMGARTNER PETER DR ,  BENETIK THOMAS ,  MEYER-BERG GEORG ,  RIESS PHILIPP DR

IPC: H01L27/06 ,  H01L21/822 ,  H01L23/528

Abstract: Schaltungsanordnung (500) mit – einer Mehrzahl von Metallisierungsebenen (102, 104, 106, 108, 110, 112, 202, 204, 206, 208, 302, 304, 306, 308, 402, 404, 406, 408), die sich parallel zu einer Hauptoberfläche eines Halbleitersubstrats erstrecken, – mit einer Kapazitätsstruktur (502), die in mindestens zwei der Mehrzahl von Metallisierungsebenen ausgebildet ist, wobei die Kapazitätsstruktur (502) in einer ersten Metallisierungsebene (104, 202, 304, 404) eine Mehrzahl von ersten leitfähigen Elementen (104_10, 202_10, 304_10, 404_10) und eine Mehrzahl von zweiten leitfähigen Elementen (104_20, 202_20, 304_20, 404_20) umfasst, wobei die Kapazitätsstruktur (502) in einer zweiten Metallisierungsebene (102, 204, 302, 402) eine Mehrzahl von ersten leitfähigen Elementen (102_10, 204_10, 302_10, 402_10) und eine Mehrzahl von zweiten leitfähigen Elementen (102_20, 204_20, 302_20, 402_20) umfasst, wobei die ersten leitfähigen Elemente (104_10, 202_10, 304_10, 404_10) der ersten Metallisierungsebene (104, 202, 304, 404) und die ersten leitfähigen Elemente (102_10, 204_10, 302_10, 402_10) der zweiten...

公开(公告)号：DE102005047409A1

公开(公告)日：2007-04-12

申请号：DE102005047409

申请日：2005-10-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUMGARTNER PETER ,  BENETIK THOMAS ,  DRAXELMAYR DIETER ,  RIESS PHILIPP

IPC: H01L27/08

Abstract: The semiconductor component has an integrated capacitance structure with several strip elements (SE) of which a first group represents a first electrode and a second group a second electrode. The first and second strip elements intermesh with each other at least partially and at least one strip element has a non-constant cross-sectional surface area. This strip element can have a tapering cross-section to form a wedge : The strip elements can be formed in several metal plated planes of the component.

公开(公告)号：DE102004052868B4

公开(公告)日：2007-02-08

申请号：DE102004052868

申请日：2004-11-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： STREIBL MARTIN ,  TIEBOUT MARC ,  KIENMAYER CHRISTOPH ,  HODEL UWE ,  BENETIK THOMAS

IPC: H01L23/60 ,  G11C7/10 ,  H03H7/00

Abstract: Integrated circuit arrangement having first and second signal input pads, to which a differential input signal is applied, and first and second signal outputs, at which a differential output signal is provided. The first signal output is coupled to the first signal input pad and the second signal output is coupled to the second signal input pad. A first capacitance is between the first and second signal input pads. First and second inductances are connected in series, are between the first and second signal input pads, and are connected in parallel with the first capacitance. A first terminal is at a first supply potential and a second terminal is at a second supply potential. A first electrostatic discharge element is between the first and second terminals. A second electrostatic discharge element is between the first terminal, on the one hand, and the first and second inductances, on the other hand.

公开(公告)号：DE102008054320B4

公开(公告)日：2015-03-05

申请号：DE102008054320

申请日：2008-11-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM DR ,  BAUMGARTNER PETER ,  BENETIK THOMAS ,  KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  RUDERER ERWIN ,  TEWS HELMUT ,  GLASOW ALEXANDER VON

IPC: H01L21/822 ,  H01L27/08

Abstract: Verfahren zum Herstellen eines Kondensators (360), wobei das Verfahren folgendes aufweist: Ausbilden einer ersten Platte (310a) und einer zweiten Platte (310b) über einem Werkstück; und Ausbilden eines Kondensatordielektrikums (324a, 324b, 324c) zwischen der ersten Platte (310a) und der zweiten Platte (310b), wobei das Ausbilden der ersten Platte (310a) und der zweiten Platte (310b) jeweils folgendes aufweisen: Bilden mehrerer erster in horizontaler Richtung verlaufender paralleler leitender Elemente (312); Ausbilden mehrerer zweiter in horizontaler Richtung verlaufender paralleler leitender Elemente (314) über den mehreren ersten parallelen leitenden Elementen (312); Koppeln eines ersten Basiselements (316) an ein Ende mindestens einiger der mehreren ersten parallelen leitenden Elemente (312); Koppeln eines zweiten Basiselements (318) an ein Ende von mindestens einigen der mehreren zweiten parallelen leitenden Elemente (314); und Ausbilden mindestens eines verbindenden Elements (320) zwischen den mehreren ersten parallelen leitenden Elementen (312) und den mehreren zweiten parallelen leitenden Elementen (314), wobei das Ausbilden des mindestens einen verbindenden Elements (320) das Ausbilden mindestens eines in horizontaler Richtung länglichen Vias (322) aufweist und wobei das Ausbilden der ersten Platte (310a) und der zweiten Platte (310b) das Verschachteln der mehreren ersten parallelen leitenden Elemente (312) der ersten Platte (310a) mit den mehreren ersten parallelen leitenden Elementen (312) der zweiten Platte (310b) und das Verschachteln der mehreren zweiten parallelen leitenden Elemente (314) der ersten Platte (310a) mit den mehreren zweiten parallelen leitenden Elementen (314) der zweiten Platte (310b) aufweist, wobei die mehreren ersten parallelen leitenden Elemente (312) und die ersten Basiselemente (316) in einem ersten Isoliermaterial (324a) ausgebildet werden, wobei das Ausbilden der verbindenden Elemente (320) und der zweiten parallelen leitenden Elemente (314) das Ausbilden eines zweiten Isoliermaterials (324b, 324c) mit einem unteren Abschnitt und einem oberen Abschnitt über dem ersten Isoliermaterial ...

公开(公告)号：DE50307293D1

公开(公告)日：2007-06-28

申请号：DE50307293

申请日：2003-03-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BENETIK THOMAS ,  RUDERER ERWIN

IPC: H01L23/522 ,  H01L27/04 ,  H01L21/822

Abstract: A semiconductor component has an insulating layer which is formed on a semiconductor substrate and in which a capacitance structure (K) is formed. The capacitance structure (K) has at least two metallization planes (1 to 7) which are arranged parallel to one another and are each connected to an electrical connecting line. Arranged between the metallization planes (1 to 7) is at least one electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) for producing a capacitance surface, the electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) being electrically connected only to one of the metallization planes (1 to 7).

公开(公告)号：DE102006027586B4

公开(公告)日：2011-11-24

申请号：DE102006027586

申请日：2006-06-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUMGARTNER PETER ,  BENETIK THOMAS

IPC: H01L27/08 ,  H01F5/00 ,  H01F27/28 ,  H05K1/16

Abstract: Halbleitereinrichtung (100), die folgendes enthält: ein Werkstück (102); eine über dem Werkstück (102) angeordnete erste leitende Schicht (M6), wobei ein erster Abschnitt (L1, M6) einer ersten Induktionsspule (L1) und ein erster Abschnitt (L2, M6) einer zweiten Induktionsspule (L2) innerhalb der ersten leitenden Schicht (M6) angeordnet sind, wobei der erste Abschnitt (L2, M6) der zweiten Induktionsspule (L2) symmetrisch zu dem ersten Abschnitt (L1, M6) der ersten Induktionsspule (L1) angeordnet ist; mindestens eine der ersten leitenden Schicht (M6) benachbarte zweite leitende Schicht (M5), wobei ein zweiter Abschnitt (L1, M5) der ersten Induktionsspule (L1) und ein zweiter Abschnitt (L2, M5) der zweiten Induktionsspule (L2) in jeder mindestens einen zweiten leitenden Schicht (M5) angeordnet sind, wobei jeder zweite Abschnitt (L2, M5) der zweiten Induktionsspule (L2) symmetrisch zu jedem zweiten Abschnitt (L1, M5) der ersten Induktionsspule (L1) in jeder mindestens einen zweiten Schicht (M5) ist; mindestens einen ersten Induktionsspulendurchkontakt (112a), der...