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    1.
    发明专利
    未知

    公开(公告)号：DE10323007B4

    公开(公告)日：2005-10-20

    申请号：DE10323007

    申请日：2003-05-21

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BOTT NIKOLAUS ,  HAEBERLEN OLIVER ,  KOTEK MANFRED ,  LARIK JOOST ,  MAERZ JOSEF ,  OTREMBA RALF

    IPC: H01L23/31 ,  H01L25/065 ,  H01L21/58 ,  H01L21/56 ,  H01L23/28

    Abstract: The invention relates to a vertical arrangement of at least two semiconductor components which are electrically insulated from one another by at least one passivation layer. The invention likewise relates to a method for fabricating such a semiconductor arrangement. A semiconductor arrangement is specified in which, inter alia, the risk of cracking at the metallization edges, for example, caused by thermomechanical loading, is reduced and the fabrication-dictated high content of radical hydrogen is minimized. Furthermore, a method for fabricating such a semiconductor arrangement is specified.

    Gegossenes Halbleitergehäuse mit doppelseitiger Kühlung
    2.
    发明专利
    Gegossenes Halbleitergehäuse mit doppelseitiger Kühlung 未知

    公开(公告)号：DE102020117766A1

    公开(公告)日：2021-01-21

    申请号：DE102020117766

    申请日：2020-07-06

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： CHIANG CHAU FATT ,  LEE SWEE KAH ,  MAERZ JOSEF ,  STOEK THOMAS ,  TAN CHEE VOON

    IPC: H01L21/60 ,  H01L21/268 ,  H01L21/56 ,  H01L23/29 ,  H01L23/31 ,  H01L23/42 ,  H01L23/495

    Abstract: Ein Verfahren zur Herstellung eines gegossenen Halbleitergehäuses beinhaltet: Anbringen eines ersten Lastanschlusses an einer ersten Seite eines Halbleiterchips an einem Leadframe, wobei der Halbleiterchip einen zweiten Lastanschluss an einer zweiten Seite, gegenüber der ersten Seite, und einen Steueranschluss an der ersten Seite oder der zweiten Seite aufweist; Einkapseln des Halbleiterchips in eine laseraktivierbare Formverbindung, sodass der Leadframe zumindest teilweise von der laseraktivierbaren Formverbindung an einer ersten Seite des gegossenen Halbleitergehäuses freigelegt ist und der zweite Lastanschluss zumindest teilweise von der laseraktivierbaren Formverbindung an einer zweiten Seite des gegossenen Halbleitergehäuses, gegenüber der ersten Seite, freigelegt ist; und Laseraktivieren eines ersten Bereichs der laseraktivierbaren Formverbindung, um einen ersten laseraktivierten Bereich zu bilden, der einen Teil einer elektrischen Verbindung mit dem zweiten Lastanschluss bildet.

    HALBLEITERBAUGRUPPE MIT LEITENDEM RAHMEN FÜR E/A-ABSTAND UND THERMISCHE DISSIPATION
    4.
    发明专利
    HALBLEITERBAUGRUPPE MIT LEITENDEM RAHMEN FÜR E/A-ABSTAND UND THERMISCHE DISSIPATION 未知

    公开(公告)号：DE102020133672A1

    公开(公告)日：2021-06-24

    申请号：DE102020133672

    申请日：2020-12-16

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： CARDWELL STUART ,  MAERZ JOSEF ,  NG CHEE YANG ,  O DELL CLIVE ,  PAVIER MARK

    IPC: H01L23/495 ,  H01L23/31 ,  H01L23/485 ,  H01L23/50

    Abstract: Halbleiterbauelement mit einem leitenden Rahmen, der eine Die-Befestigungsfläche aufweist, die im wesentlichen planar ist, einem Halbleiterdie mit einem ersten Anschluss auf einer Rückseite und einem zweiten Anschluss, der auf einer Hauptoberfläche angeordnet ist, einer ersten leitenden Kontaktstruktur, die auf der Die-Befestigungsfläche angeordnet ist, und einer zweiten leitenden Kontaktstruktur auf der Hauptoberfläche. Die erste leitende Kontaktstruktur erstreckt sich vertikal über eine Ebene der Hauptoberfläche des Halbleiterdies hinaus. Die erste leitende Kontaktstruktur ist von der Hauptoberfläche des Halbleiterdies durch eine elektrische Isolationsstruktur elektrisch isoliert. Eine obere Oberfläche der elektrischen Isolationsstruktur befindet sich unterhalb der Hauptoberfläche des Halbleiterdies.

    5.
    发明专利
    未知

    公开(公告)号：DE10323007A1

    公开(公告)日：2004-12-30

    申请号：DE10323007

    申请日：2003-05-21

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BOTT NIKOLAUS ,  HAEBERLEN OLIVER ,  KOTEK MANFRED ,  LARIK JOOST ,  MAERZ JOSEF ,  OTREMBA RALF

    IPC: H01L23/31 ,  H01L25/065 ,  H01L21/58 ,  H01L21/56 ,  H01L23/28

    Abstract: The invention relates to a vertical arrangement of at least two semiconductor components which are electrically insulated from one another by at least one passivation layer. The invention likewise relates to a method for fabricating such a semiconductor arrangement. A semiconductor arrangement is specified in which, inter alia, the risk of cracking at the metallization edges, for example, caused by thermomechanical loading, is reduced and the fabrication-dictated high content of radical hydrogen is minimized. Furthermore, a method for fabricating such a semiconductor arrangement is specified.

    Leistungselektronikeinheit und Verfahren zu ihrer Herstellung
    6.
    发明专利
    Leistungselektronikeinheit und Verfahren zu ihrer Herstellung 未知

    公开(公告)号：DE102020126647A1

    公开(公告)日：2021-04-29

    申请号：DE102020126647

    申请日：2020-10-12

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： PALM PETTERI ,  BENISEK MARTIN ,  CHEN LIU ,  DAECHE FRANK ,  MAERZ JOSEF

    IPC: H01L23/485 ,  H01L21/60 ,  H01L23/42 ,  H05K1/02 ,  H05K3/30

    Abstract: Eine Leistungselektronikeinheit umfasst eine Leiterplatte mit Metallschichten, die auf oder zwischen elektrisch isolierende Schichten laminiert sind, und ein Leistungsbauteil, das in die Leiterplatte eingebettet ist. Eine erste Metallschicht stellt elektrische Kontakte an einer ersten Seite der Leiterplatte bereit. Eine zweite Metallschicht stellt einen thermischen Kontakt auf einer zweiten Seite der Leiterplatte bereit. Eine dritte Metallschicht ist zwischen der ersten Metallschicht und dem Leistungsbauteil positioniert und so konfiguriert, dass sie einen von dem Leistungsbauteil geschalteten Laststrom verteilt. Eine vierte Metallschicht ist zwischen der zweiten Metallschicht und dem Leistungsbauteil positioniert und als primärer Wärmeleitungspfad für Wärme konfiguriert, die von dem Leistungsbauteil während des Schaltens des Laststroms erzeugt wird. Eine erste elektrisch isolierende Schicht trennt die vierte Metallschicht von der zweiten Metallschicht, sodass die vierte Metallschicht von der zweiten Metallschicht elektrisch isoliert, aber thermisch mit ihr verbunden ist.

    HALBLEITERGEHÄUSE MIT EINER GEFÜLLTEN LEITENDEN KAVITÄT
    7.
    发明专利
    HALBLEITERGEHÄUSE MIT EINER GEFÜLLTEN LEITENDEN KAVITÄT 未知

    公开(公告)号：DE102020103553A1

    公开(公告)日：2020-08-13

    申请号：DE102020103553

    申请日：2020-02-12

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： NG CHEE YANG ,  CHUA HOCK SIANG ,  MACHEINER STEFAN ,  MAERZ JOSEF ,  OTHMAN NURFARENA ,  SOOSAI PRAKASAM JOSEPH VICTOR ,  TAY HONG HOCK

    IPC: H01L23/498 ,  H01L21/50 ,  H01L23/367 ,  H01L25/16

    Abstract: Ein Halbleitergehäuse beinhaltet einen Rahmen mit einem isolierenden Körper mit einer ersten Hauptfläche und einer zweiten Hauptfläche gegenüber der ersten Hauptfläche, einer ersten Vielzahl von Metallbahnen an der ersten Hauptfläche und einer ersten Kavität in dem isolierenden Körper. Wärme- und/oder elektrisch leitfähiges Material füllt die erste Kavität im isolierenden Körper und weist eine andere Zusammensetzung als die erste Vielzahl von Metallbahnen auf. Das wärme- und/oder elektrisch leitfähige Material stellt einen wärme- und/oder elektrisch leitfähigen Pfad zwischen der ersten und der zweiten Hauptfläche des isolierenden Körpers dar. Ein Halbleiterchip, der am Rahmen an der ersten Hauptfläche des isolierenden Körpers befestigt ist, ist elektrisch mit der ersten Vielzahl von Metallbahnen und mit dem thermisch und/oder elektrisch leitfähigen Material verbunden, das die erste Kavität im isolierenden Körper füllt. Ein entsprechendes Herstellungsverfahren wird ebenfalls beschrieben.

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