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    Verfahren zur Herstellung eines Chipverbunds
    1.
    发明专利
    Verfahren zur Herstellung eines Chipverbunds 未知

    公开(公告)号：DE102016104844B4

    公开(公告)日：2022-08-04

    申请号：DE102016104844

    申请日：2016-03-16

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ESCHER-PÖPPEL IRMGARD ,  GRUBER MARTIN ,  HEINRICH ALEXANDER ,  MUNDING ANDREAS ,  WILLE CATHARINA

    IPC: H01L21/60 ,  H01L21/50 ,  H01L23/02 ,  H01L23/48 ,  H01L23/52 ,  H01L25/07

    Abstract: Verfahren zur Herstellung eines Chipverbunds, das aufweist:Herstellen von zwei oder mehr Chipbaugruppen (2) jeweils durch stoffschlüssiges und elektrisch leitendes Verbinden eines elektrisch leitenden ersten Ausgleichsplättchens (21) mit einer ersten Hauptelektrode (11) eines Halbleiterchips (1);Stoffschlüssiges Verbinden der Chipbaugruppen (2) mittels eines ersten Teils (4a) einer dielektrischen Einbettmasse (4), wobei der erste Teil (4a) der Einbettmasse (4) zwischen benachbarten ersten Ausgleichsplättchen (21) benachbarter Chipbaugruppen (2) sowie zwischen benachbarten Halbleiterchips (1) benachbarter Chipbaugruppen (2) gebildet wird und wobei sich ein Freiraum (211) zwischen den benachbarten Chipbaugruppen (2), der nicht mit der Einbettmasse (4) gefüllt ist, von einer Oberfläche des ersten Teils (4a) der Einbettmasse (4), die sich zwischen benachbarten Chipbaugruppen (2) befindet, nach unten erstreckt;Anordnen einer Steuerelektrodenverschaltungsstruktur (70) in dem Freiraum (211) zwischen den Ausgleichsplättchen (21) und Herstellen elektrisch leitendender Verbindungen zwischen der Steuerelektrodenverschaltungsstruktur (70) und Steuerelektroden (13) der Halbleiterchips (1) der einzelnen Chipbaugruppen (2).

    Chipanordnung und Verfahren zur Herstellung derselben
    2.
    发明专利
    Chipanordnung und Verfahren zur Herstellung derselben 未知

    公开(公告)号：DE102018118251B4

    公开(公告)日：2020-02-06

    申请号：DE102018118251

    申请日：2018-07-27

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HEINRICH ALEXANDER ,  DAECHE FRANK

    IPC: H01L23/492 ,  H01L21/58

    Abstract: Verfahren zur Herstellung einer Chipanordnung (100), das Verfahren aufweisend:• Bereitstellen eines Trägers (102);• Bereitstellen einer kontinuierlichen Schicht aus einem Befestigungsmaterial (104) auf dem Träger (102), wobei das Befestigungsmaterial ein Lotmaterial oder ein Sintermaterial aufweist;• Bereitstellen einer Metallgitteranordnung (106), wobei die Metallgitteranordnung (106) mindestens eine Öffnung (108) aufweist;• Befestigen der Metallgitteranordnung (106) an dem Träger (102) durch das Befestigungsmaterial (104), wobei die Metallgitteranordnung (106) und der Träger (102) mindestens einen Hohlraum (112) definieren, von denen jeder durch eine der mindestens einen Öffnung (108) und den Träger (102) gebildet ist;• Montieren eines elektronischen Chips (116) in jedem von dem mindestens einen Hohlraum (112) durch das Befestigungsmaterial (104), wobei sich die kontinuierliche Schicht aus Befestigungsmaterial unter der Metallgitteranordnung (106) und dem elektronischen Chip (116) erstreckt.

    6.
    发明专利
    未知

    公开(公告)号：DE102009021083A1

    公开(公告)日：2009-12-17

    申请号：DE102009021083

    申请日：2009-05-13

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HEINRICH ALEXANDER ,  SCHIESS KLAUS ,  MAHLER JOACHIM

    IPC: H01L23/482 ,  H01L21/58

    Abstract: A chip carrier includes first, second and third layers with the second layer situated between the first and third layers. The first and third layers are formed of a first material and the second layer is formed of a second material. The second layer has a plurality of holes extending therethrough and the first material fills the holes.

    Packung und halbfertiges Produkt mit vertikaler Verbindung zwischen Träger und Klammer sowie Verfahren zum Herstellen einer Packung und einer Charge von Packungen
    8.
    发明专利
    Packung und halbfertiges Produkt mit vertikaler Verbindung zwischen Träger und Klammer sowie Verfahren zum Herstellen einer Packung und einer Charge von Packungen 未知

    公开(公告)号：DE102016107792B4

    公开(公告)日：2022-01-27

    申请号：DE102016107792

    申请日：2016-04-27

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HEINRICH ALEXANDER ,  OFNER GERALD ,  GOLLER BERND ,  MEYER THORSTEN

    IPC: H01L23/488 ,  H01L21/58 ,  H01L21/60 ,  H01L23/28

    Abstract: Packung (100), umfassend:• einen Chipträger (102);• einen elektronischen Chip (104) auf dem Chipträger (102);• eine Klammer (106) an dem elektronischen Chip (104);• ein Verkapselungsmittel (108), das den elektronischen Chip (104) mindestens teilweise verkapselt;• eine elektrisch leitfähige vertikale Verbindungsstruktur (110), die separat von der Klammer (106) bereitgestellt ist und den Chipträger (102) elektrisch mit der Klammer (106) verbindet, wobei der elektronische Chip (104) und die Verbindungsstruktur (110) nebeneinander zwischen dem Chipträger (102) und der Klammer (106) angeordnet sind,wobei die Verbindungsstruktur (110) separat von dem Chipträger (102) bereitgestellt ist,wobei der elektronische Chip (104) auf einer ersten Hauptoberfläche, die zum Chipträger (102) weist, mindestens ein Chip-Pad (112) aufweist und mindestens ein weiteres Chip-Pad (112) auf einer zweiten Hauptoberfläche aufweist, die zur Klammer (106) weist, und somit elektrisch mit dem Chipträger (102) und der Klammer (106) verbunden ist, wobei die elektrisch leitfähige vertikale Verbindungsstruktur (110) mindestens eine Kugel mit elektrisch leitfähigem Kern (128) und lötbarer Schale (130) aufweist, wobei das Material des elektrisch leitfähigen Kerns (128) und das Material der lötbaren Schale (130) sich unterscheidet.

    Batchprozess zur Verbindung von Chips mit einem Träger
    9.
    发明专利
    Batchprozess zur Verbindung von Chips mit einem Träger 未知

    公开(公告)号：DE102015112085B4

    公开(公告)日：2021-08-19

    申请号：DE102015112085

    申请日：2015-07-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： FISCHER RUPERT ,  STROBEL PETER ,  MAHLER JOACHIM ,  RÖSL KONRAD ,  HEINRICH ALEXANDER

    IPC: H01L21/50 ,  H01L21/60 ,  H01L25/065

    Abstract: Verfahren zur Verbindung mehrerer Chips (100, 150) mit einem Chipträger (300), wobei das Verfahren umfasst:Anordnen erster Chips (150) auf einem Überführungsträger (200) ,Anordnen zweiter Chips (100) auf dem Überführungsträger (200) ,Anordnen des Überführungsträgers (200) mit den ersten Chips (150) und zweiten Chips (100) auf dem Chipträger (300), undAusbilden von Verbindungen zwischen den ersten Chips (150) und dem Chipträger (300) und den zweiten Chips (100) und dem Chipträger (300),wobei beim Ausbilden der Verbindungen erste Verbindungen für die ersten Chips (150) unter Verwendung eines elektrisch isolierenden Verbindungsmediums (310) und zweite Verbindungen für die zweiten Chips (100) unter Verwendung eines elektrisch leitenden Verbindungsmediums (140) ausgebildet werden.

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