公开(公告)号：JP2012119711A

公开(公告)日：2012-06-21

申请号：JP2012015456

申请日：2012-01-27

Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag

Inventor： HIRLER FRANZ ,  WALTER RIEGER ,  SCHMALZBAUER UWE ,  ZELSACHER RUDOLF ,  ZUNDEL MARKUS

IPC: H01L29/78 ,  H01L21/3205 ,  H01L21/336 ,  H01L21/768 ,  H01L23/522 ,  H01L29/06

CPC classification number: H01L29/7813 ,  H01L21/743 ,  H01L23/535 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/7811 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To resolve a problem that the reliability risk in an actual device may be increased because edge regions of a chip are frequently subjected to a specific burden known and described as a TC stress during a temperature cycle because of different expansion coefficients, and these edge regions are especially likely to be subjected to the TC stress, which may cause various failures in the same region.SOLUTION: An anchoring structure 200 for a metal structure 210 of a semiconductor device includes an anchoring recess structure 220 including at least one overhang-shaped side wall 230. The metal structure 210 is arranged at least partially in the anchoring recess structure 220.

Abstract translation: 要解决的问题：为了解决由于芯片的边缘区域经常遭受已知的并且在温度循环期间由于不同的TC应力而被描述为TC应力的特定负载，因此可能增加实际设备中的可靠性风险的问题 膨胀系数和这些边缘区域特别容易受到TC应力的影响，这可能导致同一区域的各种故障。 解决方案：用于半导体器件的金属结构210的锚固结构200包括具有至少一个悬垂形侧壁230的锚固凹槽结构220.金属结构210至少部分地布置在锚定凹陷结构220中 （C）2012年，JPO＆INPIT

公开(公告)号：JP2009027139A

公开(公告)日：2009-02-05

申请号：JP2008116553

申请日：2008-04-28

Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

Inventor： HIRLER FRANZ ,  WALTER RIEGER ,  SCHMALZBAUER UWE ,  ZELSACHER RUDOLF ,  ZUNDEL MARKUS

IPC: H01L21/3205 ,  H01L23/52 ,  H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L21/743 ,  H01L23/535 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/7811 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide an anchoring structure and an intermeshing structure which prevent metal lines from being lifted off from a surface of a chip to come off the chip in a temperature cycling (TC) reliability test for a semiconductor device. SOLUTION: The anchoring structure for a metal structure 210 of the semiconductor device includes an anchoring recess structure 220 having at least one overhanging side wall 230. The metal structure 210 is at least partly arranged within the anchoring recess structure 220. COPYRIGHT: (C)2009,JPO&INPIT

Abstract translation: 要解决的问题：提供一种锚固结构和啮合结构，其防止在半导体器件的温度循环（TC）可靠性测试中金属线从芯片的表面脱离以脱离芯片。 解决方案：用于半导体器件的金属结构210的锚固结构包括具有至少一个悬垂侧壁230的锚固凹部结构220.金属结构210至少部分地布置在锚定凹部结构220内。

版权所有（C）2009，JPO＆INPIT

公开(公告)号：DE102007063839B9

公开(公告)日：2016-06-30

申请号：DE102007063839

申请日：2007-04-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ZUNDEL MARKUS DR RER NAT ,  ZELSACHER RUDOLF ,  SCHMALZBAUER UWE

IPC: H01L23/535 ,  H01L29/41 ,  H01L29/78

Abstract: Verkrallungsstruktur (400) für einen Halbleiterbauelement, mit folgenden Merkmalen: einer strukturierten Bauelementschicht (420) auf einem Substrat (410) mit Topologiekanten (430); und einer Metallstruktur (440) auf der strukturierten Bauelementschicht (420), die sich wenigstens über einen Teil der Topologiekanten (430) der strukturierten Bauelementschicht (420) erstreckt, wobei die Topologiekanten (430), über die sich die Metallstruktur (440) erstreckt, bei einer Projektion in eine Ebene wenigstens eine zusammenhängende Linie (430) bilden; wobei die Linie (430) wenigstens einen Bereich (460) in der Ebene der Projektion begrenzt, wobei der Bereich (460) nicht-konvex ist; wobei ein Durchmesser eines kleinsten Kreises (490), der den Bereich (460) vollständig umfasst, kleiner als oder gleich 50 μm ist; wobei die Metallstruktur (440) einen Teil einer Gaterunner-Struktur bildet, die im äußeren Bereich des Chips entlang läuft und zur Kontaktierung einer elektrisch leitfähige Kontaktstruktur (320) dient, wobei zwischen der strukturierten Bauelementschicht (420) und dem Substrat (410) die elektrisch leitfähige Kontaktstruktur (320) angeordnet ist; wobei die strukturierte Bauelementschicht (420) eine isolierende Schicht (330) umfasst; und ...

公开(公告)号：DE102007063842B3

公开(公告)日：2015-10-22

申请号：DE102007063842

申请日：2007-04-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ZELSACHER RUDOLF ,  SCHMALZBAUER UWE ,  ZUNDEL MARKUS DR RER NAT

IPC: H01L23/535 ,  H01L29/41 ,  H01L29/78

Abstract: Verankerungsstruktur (200) für eine Metallstruktur (210) eines Halbleiterbauelements auf einem Halbleitersubstrat, mit folgenden Merkmalen: einer Verankerungsausnehmungsstruktur (220) mit wenigstens einer überhängenden Seitenwand (230) unterhalb einer Oberfläche des Halbleitersubstrats, wobei die Metallstruktur (210) wenigstens teilweise in der Verankerungsausnehmungsstruktur (220) derart angeordnet ist, dass ein Volumenanteil von mehr als 20% der Metallstruktur (210) in die Verankerungsausnehmungsstruktur (220) hineinversenkt ist und die Metallstruktur (210) die Verankerungsausnehmungsstruktur (220) bis zu der Oberfläche des Halbleitersubstrats ausfüllt, wobei die Verankerungsausnehmungsstruktur (220) eine Verankerungsgrabenstruktur ist; wobei es sich bei der die Metallstruktur (440) um einen Teil einer Gaterunner-Struktur handelt, die im äußeren Bereich des Halbleiterbauelements entlang läuft und zur Kontaktierung einer Kontaktstruktur (320) im Bereich des Bodens der Verankerungsgrabenstruktur dient; wobei die elektrisch leitfähige Kontaktstruktur (320) zumindest ein Gate eines Transistors umfasst.

公开(公告)号：DE102005041256A1

公开(公告)日：2007-03-01

申请号：DE102005041256

申请日：2005-08-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIRLER FRANZ ,  ZUNDEL MARKUS ,  POELZL MARTIN ,  ZELSACHER RUDOLF

IPC: H01L29/78 ,  H01L21/336

Abstract: Embedded in a trench structure (3) and electrically insulated against a semiconductor body (2) by an insulating structure (5), an electrode structure has a gate electrode structure (4 1) and a field electrode structure (4 2) fitted beneath the gate electrode structure and electrically insulated by it. An independent claim is also included for a method for producing a trench transistor.

公开(公告)号：DE10355588B4

公开(公告)日：2006-06-14

申请号：DE10355588

申请日：2003-11-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ZUNDEL MARKUS ,  ZELSACHER RUDOLF ,  PERI HERMANN ,  KOTZ DIETMAR

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/40 ,  H01L29/423 ,  H01L29/76

公开(公告)号：DE10343084A1

公开(公告)日：2005-05-04

申请号：DE10343084

申请日：2003-09-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ZUNDEL MARKUS ,  ZELSACHER RUDOLF ,  PERI HERMANN ,  KOTZ DIETMAR ,  KNAPP ACHIM

IPC: H01L21/76 ,  H01L21/78

Abstract: The semiconducting wafer has a number of chips (3) to be separated from each other by isolating frames, each with a cell field (6) in their inner regions and with a chipping stopper in their edge regions (4b). The chipping stopper consists of at least one trench (5a,5b) in which an electrically inactive material is filled and/or in which a cavity is formed. An independent claim is also included for a method of separating a wafer into a number of chips along sawing lines.

公开(公告)号：DE102012222651B4

公开(公告)日：2019-08-29

申请号：DE102012222651

申请日：2012-12-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIRLER FRANZ ,  RIEGER WALTER ,  SCHMALZBAUER UWE ,  VOGL ERWIN JOHANN ,  ZELSACHER RUDOLF ,  ZUNDEL MARKUS

IPC: H01L23/535 ,  H01L21/283 ,  H01L21/768 ,  H01L29/78

Abstract: Verkrallungsstruktur für ein Bauelement (1600), das ein Zellenfeld (1620) aufweist und auf einem Substrat (1610) ausgebildet ist, wobei die Verkrallungsstruktur Folgendes aufweist:eine Zwischen-Isolationsschicht (1660), die so strukturiert ist, dass eine Zwischen-Isolationsschicht (1660) durch mindestens ein Kontaktloch (1662a/b) unterbrochen ist;eine Metallstruktur (1650) auf der Zwischen-Isolationsschicht; undeine Trägerstruktur (1665a, 1665b), die Polysilizium (1665a, 1665b) aufweist und in einer in dem Substrat (1610) ausgebildeten Ausnehmung (1612a, 1612b) eingebettet ist, die auf das Kontaktloch (1662a/b) ausgerichtet ist, wobei die Trägerstruktur (1665a, 1665b) nicht Teil des Zellenfeldes (1620) ist,wobei sich die Metallstruktur (1650) durch das Kontaktloch (1662a/b) zu der Trägerstruktur (1665a, 1665b) erstreckt, mit der die Metallstruktur (1650) in einer Ebene einer Oberfläche des Substrats (1610) haftend verbunden ist.

公开(公告)号：DE102015109358A1

公开(公告)日：2015-12-17

申请号：DE102015109358

申请日：2015-06-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： IRSIGLER PETER ,  ZELSACHER RUDOLF

IPC: G03F7/20 ,  G03F1/00

Abstract: Ein Verfahren zum Belichten einer Struktur auf einem Substrat umfasst das Positionieren eines invariablen Retikels und eines programmierbaren Retikels in einem Lichtweg zwischen einer Lichtquelle und einer Schicht auf einem Substrat, das mit Licht belichtet werden soll, und das Belichten der Schicht auf dem Substrat durch Licht aus der Lichtquelle, das durch das invariable Retikel und das programmierbare Retikel hindurchtritt.

公开(公告)号：DE102015108510A1

公开(公告)日：2015-12-03

申请号：DE102015108510

申请日：2015-05-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GANITZER PAUL ,  ZELSACHER RUDOLF

IPC: H01L21/60 ,  H01L21/304 ,  H01L21/78

Abstract: In einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Bilden eines Halbleiterbauteils das Bereitstellen eines Halbleitersubstrats (10) mit einem ersten Chipbereich und einem zweiten Chipbereich. Ein erstes Kontaktpad (50, 51) wird über dem ersten Chipbereich gebildet, und ein zweites Kontaktpad (50, 51) wird über dem zweiten Chipbereich gebildet. Das erste und das zweite Kontaktpad (50, 51) sind mindestens so dick wie das Halbleitersubstrat (10). Das Verfahren umfasst weiterhin das Die-Vereinzeln des Halbleitersubstrats (10) zwischen dem ersten und dem zweiten Kontaktpad (50, 51). Das Die-Vereinzeln erfolgt von einer Seite des Halbleitersubstrats (10) aus, die das erste Kontaktpad (50, 51) und das zweite Kontaktpad (50, 51) aufweist. Über dem ersten und dem zweiten Kontaktpad (50, 51) und den Seitenwänden des Halbleitersubstrats (10), die durch das Die-Vereinzeln freigelegt werden, wird ein leitfähiger Liner (60) gebildet.