中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

20 records (took 0.033 seconds)

    Verfahren zur Reduzierung des Schichtwiderstands in einer elektronischen Vorrichtung
    3.
    发明专利
    Verfahren zur Reduzierung des Schichtwiderstands in einer elektronischen Vorrichtung 未知

    公开(公告)号：DE102015107489B4

    公开(公告)日：2020-07-02

    申请号：DE102015107489

    申请日：2015-05-12

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： FÜRGUT EDWARD ,  ESCHER-POEPPEL IRMGARD ,  SCHUSTEREDER WERNER ,  GANITZER PAUL ,  FASSL STEPHANIE ,  POEPPEL GERHARD ,  WIEDENHOFER HARALD

    IPC: H01L21/60 ,  H01L21/268 ,  H01L21/28 ,  H01L21/56 ,  H01L23/48 ,  H01L23/52

    Abstract: Verfahren zur Reduzierung eines Schichtwiderstands in einer elektronischen Vorrichtung, wobei das Verfahren Folgendes umfasst:Bereitstellen einer elektronischen Vorrichtung, umfassend eine mehrschichtige Struktur, welche eine Metallisierungsschicht und eine Halbleiterschicht aufweist;wobei die elektronische Vorrichtung mindestens einen ersten Bereich und einen zweiten Bereich aufweist, wobei der mindestens eine erste Bereich durch die Metallisierungsschicht der mehrschichtigen Struktur gebildet wird und der zweite Bereich durch ein Kapselungsmaterial eingekapselt wird, wobei das Kapselungsmaterial eine Formmasse ist,Bilden einer Absorptionsschicht, welche eine Rückseite des ersten Bereichs abdeckt,Bilden einer Reflexionsschicht, welche eine Rückseite des zweiten Bereichs abdeckt, undlokales Einführen von Energie mittels einer Lichtquelle nach dem Bilden der Absorptionsschicht und der Reflexionsschicht in die Rückseiten des ersten Bereichs und des zweiten Bereichs, um einen Schichtwiderstand zu reduzieren,wobei eine höhere Energiemenge in die mehrschichtige Struktur eingeführt wird als in das Kapselungsmaterial.

    4.
    发明专利
    未知

    公开(公告)号：DE102005024430B4

    公开(公告)日：2009-08-06

    申请号：DE102005024430

    申请日：2005-05-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GANITZER PAUL ,  WOEHLERT STEFAN

    IPC: H01L21/60 ,  H01L23/482

    Abstract: A silicon wafer with a solderable coating on its wafer rear side and a process for producing it is disclosed. The silicon wafer has integrated circuits on its wafer top side. The rear side coating is free of silver constituents in the immediate vicinity of an adapted gold coating on which a gold/tin solder material is arranged, the volume of gold in the adapted gold coating, together with the volume of gold in the solder material in relation to the volume of tin in the solder material corresponding to the eutectic melt system comprising gold and tin in thermodynamic equilibrium.

    HALBLEITERVORRICHTUNG MIT EINER METALLISIERUNGSSTRUKTUR AUF GEGENÜBERLIEGENDEN SEITEN EINES HALBLEITERBEREICHS
    5.
    发明专利
    HALBLEITERVORRICHTUNG MIT EINER METALLISIERUNGSSTRUKTUR AUF GEGENÜBERLIEGENDEN SEITEN EINES HALBLEITERBEREICHS 未知

    公开(公告)号：DE102016122162A1

    公开(公告)日：2018-05-17

    申请号：DE102016122162

    申请日：2016-11-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GANITZER PAUL ,  PÖLZL MARTIN

    IPC: H01L23/485 ,  H01L21/60

    Abstract: Eine Halbleitervorrichtung umfasst einen Halbleiterbereich mit einer Die-Dicke von höchstens 50 µm. Eine erste Metallisierungsstruktur auf einer ersten Oberfläche des Halbleiterbereichs umfasst einen Kupferbereich mit einer ersten Dicke. Eine zweite Metallisierungsstruktur auf einer zweiten, gegenüberliegenden Oberfläche des Halbleiterbereichs umfasst einen zweiten Kupferbereich mit einer zweiten Dicke. Eine Gesamtdicke der ersten und zweiten Dicke weicht um nicht mehr als 20 % von der Die-Dicke ab, und eine Differenz zwischen der ersten und zweiten Dicke beträgt nicht mehr als 20 % der Gesamtdicke.

    HALBLEITERVORRICHTUNG MIT METALLISIERUNGSSTRUKTUREN AUF GEGENÜBERLIEGENDEN SEITEN EINES HALBLEITERBEREICHS, HALBLEITERSCHALTANORDNUNG UND VERFAHREN
    7.
    发明专利
    HALBLEITERVORRICHTUNG MIT METALLISIERUNGSSTRUKTUREN AUF GEGENÜBERLIEGENDEN SEITEN EINES HALBLEITERBEREICHS, HALBLEITERSCHALTANORDNUNG UND VERFAHREN 未知

    公开(公告)号：DE102016122162B4

    公开(公告)日：2022-05-05

    申请号：DE102016122162

    申请日：2016-11-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GANITZER PAUL ,  PÖLZL MARTIN

    IPC: H01L23/485 ,  H01L21/60

    Abstract: Halbleitervorrichtung, umfassend:einen Halbleiterbereich (100) mit einer Die-Dicke (v0) von höchstens 50 µm;eine erste Metallisierungsstruktur (410) auf einer ersten Oberfläche (101) des Halbleiterbereichs (100), wobei die erste Metallisierungsstruktur (410) einen ersten Kupferbereich (418) mit einer ersten Dicke (v1) aufweist,wobei die erste Metallisierungsstruktur (410) zwischen dem Halbleiterbereich (100) und dem ersten Kupferbereich (418) einen Kontaktfüllbereich (412) aufweist, der Wolfram enthält,wobei der Kontaktfüllbereich (412) zumindest teilweise in Kontaktstrukturen ausgebildet ist, die sich von der ersten Oberfläche (101) in den Halbleiterbereich (100) erstrecken, undwobei die erste Metallisierungsstruktur (410) eine zumindest eines von Titan, Titannitrid, Tantal und Tantalnitrid enthaltende Sperrauskleidung (411) aufweist, die direkt an den Halbleiterbereich (100) grenzt; undeine zweite Metallisierungsstruktur (420) auf einer zweiten, gegenüberliegenden Oberfläche des Halbleiterbereichs (100),wobei die zweite Metallisierungsstruktur (420) einen zweiten Kupferbereich (428) mit einer zweiten Dicke (v2) aufweist, wobei eine Gesamtdicke (v4) aus erster und zweiter Dicke (v1, v2) um nicht mehr als 20 % von der Die-Dicke (v0) abweicht und eine Differenz (Δv) zwischen der ersten und zweiten Dicke (v1, v2) nicht mehr als 20 % der Gesamtdicke (v4) beträgt.

    Bearbeiten von dicken Metallpads
    8.
    发明专利
    Bearbeiten von dicken Metallpads 未知

    公开(公告)号：DE102015108510B4

    公开(公告)日：2018-06-28

    申请号：DE102015108510

    申请日：2015-05-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GANITZER PAUL ,  ZELSACHER RUDOLF

    IPC: H01L21/60 ,  H01L21/304 ,  H01L21/78

    Abstract: Verfahren zum Bilden eines Halbleiterbauteils, wobei das Verfahren Folgendes aufweist:Bereitstellen eines Halbleitersubstrats (10), das einen ersten Chipbereich und einen zweiten Chipbereich aufweist;Bilden eines ersten Kontaktpads (50, 51) über dem ersten Chipbereich und eines zweiten Kontaktpads (50, 51) über dem zweiten Chipbereich, wobei das erste und das zweite Kontaktpad (50, 51) mindestens so dick sind wie das Halbleitersubstrat (10);Die-Vereinzeln durch das Halbleitersubstrat (10) zwischen dem ersten und dem zweiten Kontaktpad (50, 51) hindurch, wobei das Die-Vereinzeln von einer Seite des Halbleitersubstrats (10) aus erfolgt, die das erste Kontaktpad (50, 51) und das zweite Kontaktpad (50, 51) aufweist; undBilden eines leitfähigen Liners (60) über dem ersten und dem zweiten Kontaktpad (50, 51) und den Seitenwänden des Halbleitersubstrats (10), die durch das Die-Vereinzeln freigelegt werden.

    Verfahren zum Herstellen eines Halbleitergehäuses
    9.
    发明专利
    Verfahren zum Herstellen eines Halbleitergehäuses 未知

    公开(公告)号：DE102012106280B4

    公开(公告)日：2018-03-22

    申请号：DE102012106280

    申请日：2012-07-12

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GANITZER PAUL ,  STANDING MARTIN

    IPC: H01L21/48 ,  H01L21/52 ,  H01L21/60 ,  H01L23/055

    Abstract: Verfahren zum Herstellen eines Halbleitergehäuses (1), das Verfahren aufweisend: • Bereitstellen eines Substrats (2), wobei das Substrat (2) eine erste Oberfläche (3) und eine zweite Oberfläche (5), die der ersten Oberfläche (3) gegenüberliegend angeordnet ist, aufweist, und wobei das Substrat (2) ein oder mehrere Durchgangslöcher (7', 7'', 7''') aufweist, die durch das Substrat (2) an vordefinierten Positionen hindurch gebildet sind von der ersten Oberfläche (3) zu der zweiten Oberfläche (5); • Bereitstellen mindestens eines ersten Dies (9), wobei der erste Die (9) eine erste Oberfläche (13) und eine zweite Oberfläche (15), die der ersten Oberfläche (13) gegenüberliegend angeordnet ist, aufweist, und wobei der erste Die (9) einen oder mehrere erste Kontaktanschlüsse (9', 9'', 9''') auf der ersten Oberfläche (13) des mindestens einen ersten Dies (9) und einen oder mehrere zweite Kontaktanschlüsse (9', 9'', 9''') auf der zweiten Oberfläche des mindestens einen ersten Dies (9) aufweist; • Platzieren des mindestens einen ersten Dies (9) mit dessen erster Oberfläche (13) auf der ersten Oberfläche (3) des Substrats (2), wobei ein Kleber (11) dazwischen aufgebracht wird außerhalb des einen oder der mehreren Durchgangslöcher (7', 7'', 7''') derart, dass das eine oder die mehreren Durchgangslöcher (7', 7'', 7''') mit dem einen oder den mehreren ersten Kontaktanschlüssen (9', 9'', 9''') ausgerichtet sind, wodurch eine Die-Anordnung (17) gebildet wird, die eine erste Oberfläche (19) und eine zweite Oberfläche (21) aufweist, die entsprechend einander gegenüberliegen; und Versehen der ersten Oberfläche (19) der Die-Anordnung (17) mit einer ersten Metallisierungsschicht (23) aus einem elektrisch leitfähigen Metallisierungsmaterial zum elektrischen Kontaktieren des einen oder der mehreren ersten Kontaktanschlüsse (9', 9'', 9''') und Versehen der zweiten Oberfläche (21) der Die-Anordnung (17) mit einer zweiten Metallisierungsschicht (25) aus einem elektrisch leitfähigen Metallisierungsmaterial zum elektrischen Kontaktieren des einen oder der mehreren zweiten Kontaktanschlüsse (9', 9'', 9'''), wobei das Metallisierungsmaterial der ersten Metallisierungsschicht (23) sich in das eine oder die mehreren Durchgangslöcher (7', 7'', 7''') hinein erstreckt, so dass der eine oder die mehreren ersten Kontaktanschlüsse (9', 9'', 9''') mittels dieser elektrisch kontaktiert wird oder werden und wobei das Metallisierungsmaterial der zweiten Metallisierungsschicht (25) sich in das eine oder die mehreren Durchgangslöcher (7', 7'', 7''') hinein erstreckt, so dass das Metallisierungsmaterial der ersten Metallisierungsschicht (23) auf der ersten Oberfläche (19) der Die-Anordnung (17) mittels dieser kontaktiert wird.

Patent Agency Ranking