公开(公告)号：JP2007242003A

公开(公告)日：2007-09-20

申请号：JP2007028172

申请日：2007-02-07

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： JACOBSON QUINN ,  BRACY ANNE ,  WANG HONG ,  SHEN JOHN ,  HAMMARLUND PER ,  MERTEN MATTHEW ,  SRINIVAS SURESH ,  DOSHI KSHITIJ ,  CHINYA GAUTHAM ,  SAHA BRATIN ,  ADL-TABATABAI ALI-REZA ,  SHEAFFER GAD

IPC: G06F12/08

CPC classification number: G06F12/0815 ,  G06F11/3471 ,  G06F11/3648 ,  G06F12/0804 ,  G06F12/0817 ,  G06F12/0831 ,  G06F12/0842 ,  G06F12/145 ,  G06F2201/865

Abstract: PROBLEM TO BE SOLVED: To provide a method for efficiently check memory properties in a microprocessor system. SOLUTION: Attribute bits indicating that a program has recently checked that a block of memory is appropriate for the current portion of the program to access, indicating that the program has analyzed this block of memory by a performance monitoring tool, or having properties such as access right are included in a cache memory line, and correspond to only one software thread of the program having multisoftware threads. The attribute bits are used to check the memory state of an address used by the program. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种用于有效地检查微处理器系统中的存储器特性的方法。 解决方案：指示程序最近检查一个存储器块是否适合于程序当前部分访问的属性位，指示程序已经由性能监视工具分析了该块存储器，或者具有属性 例如访问权被包括在高速缓存存储器行中，并且仅对应于具有多软件线程的程序的一个软件线程。 属性位用于检查程序使用的地址的内存状态。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：DE102020106208A1

公开(公告)日：2020-10-15

申请号：DE102020106208

申请日：2020-03-06

Applicant: INTEL CORP

Inventor： GUIM BERNAT FRANCESC ,  BENEYTO FELIPE PASTOR ,  DOSHI KSHITIJ ,  VERRALL TIMOTHY ,  PRABHAKARAN SURAJ

IPC: G06F1/32

Abstract: Einige Beispiele stellen Betriebsmittel mit unterbrechungsfreier Stromversorgungsform (UPS-Betriebsmittel) und nicht-UPS-Betriebsmittel bereit, die in einem Verbundknoten zum Gebrauch durch Kunden angeboten werden sollen. Für eine Arbeitslast, die auf dem Verbundknoten abläuft, kann eine Überwachung der Verfügbarkeit von Nicht-UPS-Betriebsmittelleistung, Betriebsmitteltemperatur und/oder Kühlanlagen stattfinden. In dem Fall, wenn ein Nicht-UPS-Betriebsmittel einen Stromausfall oder eine Reduktion verfügbarer Leistung, eine Temperatur, die an einem oder oberhalb eines Schwellenwertniveaus ist, und/oder einen Ausfall einer Kühlanlage erfährt, kann die Überwachung der Leistungsfähigkeit einer Arbeitslast, die auf dem Nicht-UPS-Betriebsmittel abläuft, stattfinden. Falls die Leistungsfähigkeit zulässig ist und die für das Nicht-UPS-Betriebsmittel verfügbare Leistung ein Schwellenwertniveau übersteigt, kann die zugeführte Leistung reduziert werden. Falls die Leistungsfähigkeit übermäßige Niveaus von Fehlern erfährt oder unzulässig verlangsamt ist, kann die Arbeitslast zu einem weiteren nicht UPS- oder UPS-konformen Betriebsmittel migriert werden.

公开(公告)号：DE102018214013A1

公开(公告)日：2019-05-09

申请号：DE102018214013

申请日：2018-08-20

Applicant: INTEL CORP

Inventor： DOSHI KSHITIJ ,  TRIKA SANJEEV ,  GARCIA ROWEL ,  SUKHOMLINOV VADIM ,  PATEL URVI ,  MUNAFO TAMIR DAMIAN

IPC: G06F12/02 ,  G06F11/14

Abstract: Eine Speichersteuereinheit nimmt eine kontinuierliche Prüfpunktsetzung vor. Mit einer kontinuierlichen Prüfpunktsetzung werden die Informationen, die für ein System-Rollback notwendig sind, kontinuierlich ohne die Notwendigkeit eines spezifischen Befehls aufgezeichnet. Mit den Rollback-Informationen kann das System zu irgendeinem vorherigen Zustand bis zu einer Anzahl vorheriger Schreibvorgänge oder bis zu einer Datenmenge zurückrollen oder wiederhergestellt werden. Die Anzahl von Schreibvorgängen oder die Datenmenge, die wiederhergestellt werden können, ist auslegbar.

公开(公告)号：GB2508312A

公开(公告)日：2014-05-28

申请号：GB201402148

申请日：2011-09-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  DOSHI KSHITIJ ,  SAIR SULEYMAN ,  YOUNT CHARLES

IPC: G06F9/30 ,  G06F9/345 ,  G06F9/38

Abstract: Instructions and logic provide vector load-op and/or store-op with stride functionality. Some embodiments, responsive to an instruction specifying: a set of loads, a second operation, destination register, operand register, memory address, and stride length; execution units read values in a mask register, wherein fields in the mask register correspond to stride-length multiples from the memory address to data elements in memory. A first mask value indicates the element has not been loaded from memory and a second value indicates that the element does not need to be, or has already been loaded. For each having the first value, the data element is loaded from memory into the corresponding destination register location, and the corresponding value in the mask register is changed to the second value. Then the second operation is performed using corresponding data in the destination and operand registers to generate results. The instruction may be restarted after faults.

公开(公告)号：GB2507018A

公开(公告)日：2014-04-16

申请号：GB201402142

申请日：2011-09-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  DOSHI KSHITIJ ,  SAIR SULEYMAN ,  YOUNT CHARLES

IPC: G06F9/30 ,  G06F9/06 ,  G06F9/305

Abstract: Instructions and logic provide vector loads and/or stores with stride and mask functionality. Some embodiments, responsive to an instruction specifying: a set of loads, destination register, mask register, memory address, and stride length; execution units read values in the mask register, wherein fields in the mask register correspond to stride-length multiples from the memory address to data elements in memory. A first mask value indicates the element has not been loaded from memory and a second value indicates that the element does not need to be, or has already been loaded. For each having the first value, the corresponding multiple of said stride length is generated according to the data field's position in the mask register to load the data element from memory into the corresponding destination register location, and the corresponding value in the mask register is changed to the second value. These instructions can restart after faults.

公开(公告)号：DE102020102230A1

公开(公告)日：2020-08-27

申请号：DE102020102230

申请日：2020-01-30

Applicant: INTEL CORP

Inventor： ANDERSON GLEN J ,  POORNACHANDRAN RAJESH ,  DOSHI KSHITIJ

IPC: G06N3/02 ,  G06N3/08 ,  G06N20/00

Abstract: Gemäß einer Ausführungsform wird ein Mechanismus zum Ermöglichen eines Missbrauchsindex für erklärbare künstliche Intelligenz in Computerumgebungen beschrieben. Ein Verfahren von Ausführungsformen, wie es hier beschrieben ist, enthält das Abbilden von Trainingsdaten mit Schlussfolgerungsverwendungen in einer Umgebung des maschinellen Lernens, wo die Trainingsdaten zum Trainieren eines Modells für maschinelles Lernen verwendet werden. Ferner kann das Verfahren das Detektieren einer oder mehrerer Diskrepanzen zwischen den Trainingsdaten und den Schlussfolgerungsverwendungen auf der Grundlage einer oder mehrerer Richtlinien-/Parameterschwellenwerte, das Klassifizieren der einen oder mehreren Diskrepanzen als einen oder mehrere Missbräuche und das Erzeugen eines Missbrauchsindex, der die eine oder mehreren Missbräuche auflistet, enthalten.

公开(公告)号：DE102019135474A1

公开(公告)日：2020-07-30

申请号：DE102019135474

申请日：2019-12-20

Applicant: INTEL CORP

Inventor： DOSHI KSHITIJ

IPC: G06N3/04 ,  G06N3/08

Abstract: Die Ausführungsformen betreffen die Zuordnung und die Quantifizierung von Features neuronaler Netze für Explainable Artificial Intelligence. Eine Ausführungsform eines oder mehrerer Speichermedien enthält Befehle zum Evaluieren des Beitrags von Low-Level-Features zu High-Level-Features in einem neuronalen Netz, wobei die Evaluierung eine Identifizierung von Verbindungen zwischen Low-Level- und High-Level-Features und/oder eine Quantifizierung des Beitrags von Low-Level-Features zu High-Level-Features enthält. Eine Ausführungsform eines oder mehrerer Speichermedien enthält Befehle zum Bestimmen der Unterstützung aus einem oder mehreren Features für eine oder mehrere Inferenzentscheidungen durch ein neuronales Netz; Bestimmen einer Stärke der Unterstützung für jede der Inferenzentscheidungen; Identifizieren einer oder mehrerer Inferenzentscheidungen mit geringer Stabilität mindestens teilweise basierend auf der bestimmten Stärke der Unterstützung; und Neuevaluieren der Inferenzentscheidungen, die als Inferenzentscheidungen mit geringer Stabilität identifiziert werden.

公开(公告)号：DE102019105069A1

公开(公告)日：2019-10-02

申请号：DE102019105069

申请日：2019-02-28

Applicant: INTEL CORP

Inventor： SUKHOMLINOV VADIM ,  DOSHI KSHITIJ ,  MELIK-ADAMYAN AREG

IPC: H04L29/06

Abstract: Technologien zur Netzpaketverarbeitung zwischen Cloud- und Telekommunikationsnetzen umfassen eine Netzrechenvorrichtung, die zwei Anwendungsschichtpaketübersetzer (ALPTs) enthält. Der erste ALPT ist dazu ausgelegt, ein Netzpaket von einer Rechenvorrichtung in einem Telekommunikationsnetz zu empfangen, eine Instanz einer virtuellen Netzfunktion (VNF-Instanz) zu identifizieren und eine Anwendungsschichteinkapselung mindestens eines Teils der Daten des empfangenen Netzpakets als Parameter eines Fernprozeduraufrufs (RPC), der der identifizierten VNF-Instanz zugeordnet ist, durchzuführen. Der erste ALPT ist ferner dazu ausgelegt, die identifizierte VNF-Instanz unter Verwendung eines API-Aufrufs, der dem RPC entspricht, der den RPC-Parameter enthält, aufzurufen, und die VNF-Instanz ist dazu ausgelegt, eine RPC-Aufrufantwort an den zweiten ALPT zu senden. Der zweite ALPT ist dazu ausgelegt, ein neues Netzpaket als Funktion der RPC-Aufrufantwort zu erstellen und das neue Netzpaket an eine weitere Rechenvorrichtung in einem Cloud-Netz zu senden.

公开(公告)号：DE102007006190A1

公开(公告)日：2007-08-30

申请号：DE102007006190

申请日：2007-02-07

Applicant: INTEL CORP

Inventor： JACOBSON QUINN ,  BRACY ANNE ,  WANG HONG ,  SHEN JOHN ,  HAMMARLUND PER ,  MERTEN MATTHEW ,  SRINIVAS SURESH ,  DOSHI KSHITIJ ,  CHINYA GAUTHAM ,  SAHA BRATIN ,  ADL-TABATABAI ALI-REZA ,  SHEAFFER GAD

IPC: G06F12/02 ,  G06F12/00

Abstract: A technique for using memory attributes to relay information to a program or other agent. More particularly, embodiments of the invention relate to using memory attribute bits to check various memory properties in an efficient manner.

公开(公告)号：DE102019114027A1

公开(公告)日：2020-01-02

申请号：DE102019114027

申请日：2019-05-24

Applicant: INTEL CORP

Inventor： DOSHI KSHITIJ ,  KLEEN ANDREAS ,  SANE HARSHAD

IPC: G06F12/02

Abstract: Es werden Verfahren, Vorrichtungen, Systeme und Herstellungsartikel zur Optimierung von dynamischen Speichervergaben in mehrstufigen Speichersystemen offenbart. Ein beispielhaftes computerlesbares Speicherungsmedium umfasst Anweisungen zum Durchführen eines ersten Backtrace als Reaktion auf einen ersten malloc-Funktionsaufruf, um einen dem ersten malloc-Funktionsaufruf vorausgehenden ersten Pfad zu identifizieren und eine Größe eines Puffers in Speicher, der dem ersten Pfad zugeteilt ist, zu identifizieren; und Bestimmen eines Indikators, der einer Temperatur des dem ersten Pfad zugeteilten Puffers entspricht, während eines Offline-Profilierungslaufs einer Computeranwendung; und Durchführen eines zweiten Backtrace als Reaktion auf einen zweiten malloc-Funktionsaufruf, um einen dem zweiten malloc-Funktionsaufruf vorausgehenden zweiten Pfad zu identifizieren; und Zuteilen von Speicher aus einer Stufe von Speicher auf der Basis des Indikators als Reaktion auf den zweiten Pfad, der dem ersten Pfad entspricht, während der Laufzeit.