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公开(公告)号：DE102020107080A1
公开(公告)日：2020-09-17
申请号：DE102020107080
申请日：2020-03-16
Applicant: INTEL CORP
Inventor： MAIYURAN SUBRAMANIAM , GEORGE VARGHESE , KOKER ALTUG , ANANTARAMAN ARAVINDH , KIM SUNGYE , ANDREI VALENTIN , RAY JOYDEEP
Abstract: Beschleunigte Synchronisationsoperationen unter Verwendung einer feinkörnigen Abhängigkeitsprüfung werden offenbart. Ein Grafikmultiprozessor umfasst mehrere Ausführungseinheiten und eine Synchronisationsschaltungsanordnung, die dazu ausgelegt ist, die Verfügbarkeit mindestens einer Ausführungseinheit zu bestimmen. Die Synchronisationsschaltungsanordnung ist dann, wenn mindestens eine Ausführungseinheit verfügbar ist, zum Durchführen einer feinkörnigen Abhängigkeitsprüfung der Verfügbarkeit abhängiger Daten oder Operanden im gemeinsam genutzten lokalen Speicher oder Cache ausgelegt.
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公开(公告)号：DE112020000848T5
公开(公告)日：2021-11-18
申请号：DE112020000848
申请日：2020-02-11
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , ANANTARAMAN ARAVINDH , APPU ABHISHEK R , KOKER ALTUG , OULD-AHMED-VALL ELMOUSTAPHA , ANDREI VALENTIN , MAIYURAN SUBRAMANIAM , GALOPPO VON BORRIES NICOLAS , MACPHERSON MIKE , ASHBAUGH BEN , RAMADOSS MURALI , VEMULAPALLI VIKRANTH , SADLER WILLIAM , PEARCE JONATHAN , KIM SUNGYE , GEORGE VARGHESE
IPC: G06F9/50
Abstract: [00354] Verfahren und Einrichtung in Verbindung mit Skalarkernintegration in einem Grafikprozessor. In einem Beispiel umfasst eine Einrichtung einen Prozessor zum Empfangen eines Satzes von Arbeitslastanweisungen für eine Grafikarbeitslast von einem Hostkomplex, Bestimmen einer ersten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Skalarprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, und einer zweiten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Vektorprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, Zuweisen der ersten Teilmenge von Operationen an den Skalarprozessorkomplex zur Ausführung, um einen ersten Satz von Ausgaben zu erzeugen, Zuweisen der zweiten Teilmenge von Operationen an den Vektorprozessorkomplex zur Ausführung, um einen zweiten Satz von Ausgaben zu erzeugen. Andere Ausführungsformen werden auch offenbart und beansprucht.
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3.发明专利
公开(公告)号：DE112020000874T5
公开(公告)日：2021-11-11
申请号：DE112020000874
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： KOKER ALTUG , RAY JOYDEEP , ANANTARAMAN ARAVINDH , ANDREI VALENTIN , APPU ABHISHEK , COLEMAN SEAN , GALOPPO VON BORRIES NICOLAS , GEORGE VARGHESE , K PATTABHIRAMAN , KIM SUNGYE , MACPHERSON MIKE , MAIYURAN SUBRAMANIAM , OULD-AHMED-VALL ELMOUSTAPHA , RANGANATHAN VASANTH , VALERIO JAMES
IPC: G06F12/0806
Abstract: Systeme und Methoden zum Aktualisieren von fernen speicherseitigen Caches in einer Multi-GPU-Konfiguration sind hier offenbart. In einer Ausführungsform beinhaltet ein Grafikprozessor für eine Multi-Kachel-Architektur eine erste Grafikverarbeitungseinheit (GPU) mit einem ersten Speicher, einen ersten speicherseitigen Cachespeicher, einem erstem Kommunikations-Fabric und einer ersten Speicherverwaltungseinheit (MMU). Der Grafikprozessor beinhaltet eine zweite Grafikverarbeitungseinheit (GPU) mit einem zweiten Speicher, einen zweiten speicherseitigen Cachespeicher, einer zweiten Speicherverwaltungseinheit (MMU) und einem zweiten Kommunikations-Fabric, das kommunikativ mit dem ersten Kommunikations-Fabric gekoppelt ist. Die erste MMU ist zum Steuern von Speicheranforderungen für den ersten Speicher, zum Aktualisieren von Inhalt in dem ersten Speicher, zum Aktualisieren von Inhalt in dem ersten speicherseitigen Cachespeicher und zum Bestimmen, ob der Inhalt in dem zweiten speicherseitigen Cachespeicher aktualisiert werden soll, konfiguriert ist.
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公开(公告)号：ES3003288T3
公开(公告)日：2025-03-10
申请号：ES20718903
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , COORAY NIRANJAN , MAIYURAN SUBRAMANIAM , KOKER ALTUG , SURTI PRASOONKUMAR , GEORGE VARGHESE , ANDREI VALENTIN , APPU ABHISHEK , GARCIA GUADALUPE , K PATTABHIRAMAN , KIM SUNGYE , KUMAR SANJAY , MAROLIA PRATIK , OULD-AHMED-VALL ELMOUSTAPHA , RANGANATHAN VASANTH , SADLER WILLIAM , STRIRAMASSARMA LAKSHMINARAYANAN
IPC: G06F12/0804 , G06F7/58 , G06F9/30 , G06F9/38 , G06F9/50 , G06F12/02 , G06F12/06 , G06F12/0811 , G06F12/0862 , G06F12/0866 , G06F12/0875 , G06F12/0893 , G06F12/0895 , G06F12/12 , G06F12/128 , G06F15/173 , G06F16/245
Abstract: Las realizaciones descritas en este documento proporcionan técnicas para permitir la reconfiguración dinámica de la memoria en una unidad de procesamiento de gráficos de propósito general. Una realización descrita en este documento permite la reconfiguración dinámica de las asignaciones de bancos de memoria caché en función de las estadísticas de hardware. Una realización permite la traducción de direcciones de memoria virtual utilizando páginas mixtas de cuatro kilobytes y sesenta y cuatro kilobytes dentro de la misma jerarquía de tabla de páginas y bajo el mismo directorio de páginas. Una realización proporciona un procesador de gráficos y un sistema de procesamiento heterogéneo asociado que tiene regiones cercanas y lejanas del mismo nivel de una jerarquía de caché. (Traducción automática con Google Translate, sin valor legal)
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公开(公告)号：AU2020241262B2
公开(公告)日：2025-01-09
申请号：AU2020241262
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , JANUS SCOTT , GEORGE VARGHESE , MAIYURAN SUBRAMANIAM , KOKER ALTUG , APPU ABHISHEK , SURTI PRASOONKUMAR , RANGANATHAN VASANTH , ANDREI VALENTIN , GARG ASHUTOSH , HAREL YOAV , HUNTER JR ARTHUR , KIM SUNGYE , MACPHERSON MIKE , OULD-AHMED-VALL ELMOUSTAPHA , SADLER WILLIAM , STRIRAMASSARMA LAKSHMINARAYANAN , VEMULAPALLI VIKRANTH
Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.
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Patent Agency Ranking
公开(公告)号：DE112020001249T5
公开(公告)日：2021-12-23
申请号：DE112020001249
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , JANUS SCOTT , GEORGE VARGHESE , MAIYURAN SUBRAMANIAM , KOKER ALTUG , APPU ABHISHEK , SURTI PRASOONKUMAR , RANGANATHAN VASANTH , ANDREI VALENTIN , GARG ASHUTOSH , HAREL YOAV , HUNTER JR ARTHUR , KIM SUNGYE , MACPHERSON MIKE , OULD-AHMED-VALL ELMOUSTAPHA , SADLER WILLIAM , STRIRAMASSARMA LAKSHMINARAYANAN , VEMULAPALLI VIKRANTH
IPC: G06F9/30
Abstract: Hierin beschriebene Ausführungsformen beinhalten Software, Firmware und Hardwarelogik, die Techniken zum Ausführen von Arithmetik an dünnbesetzten Daten über eine systolische Verarbeitungseinheit bereitstellt. Die hierin beschriebene Ausführungsform stellt Techniken bereit, um Rechenoperationen für mit Nullen gefüllte Matrizen und Submatrizen zu überspringen. Ausführungsformen stellen zusätzlich Techniken bereit, um Datenkomprimierung bis hin zu einer Verarbeitungseinheit aufrechtzuerhalten. Ausführungsformen stellen zusätzlich eine Architektur für eine dünnbesetzte bewusste Logikeinheit bereit.
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公开(公告)号：PL3938914T3
公开(公告)日：2025-03-31
申请号：PL20718903
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , COORAY NIRANJAN , MAIYURAN SUBRAMANIAM , KOKER ALTUG , SURTI PRASOONKUMAR , GEORGE VARGHESE , ANDREI VALENTIN , APPU ABHISHEK , GARCIA GUADALUPE , K PATTABHIRAMAN , KIM SUNGYE , KUMAR SANJAY , MAROLIA PRATIK , OULD-AHMED-VALL ELMOUSTAPHA , RANGANATHAN VASANTH , SADLER WILLIAM , STRIRAMASSARMA LAKSHMINARAYANAN
IPC: G06F12/0804 , G06F7/58 , G06F9/30 , G06F9/38 , G06F9/50 , G06F12/02 , G06F12/06 , G06F12/0811 , G06F12/0862 , G06F12/0866 , G06F12/0875 , G06F12/0893 , G06F12/0895 , G06F12/12 , G06F12/128 , G06F15/173 , G06F16/245
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公开(公告)号：DE112020000854T5
公开(公告)日：2021-12-09
申请号：DE112020000854
申请日：2020-02-12
Applicant: INTEL CORP
Inventor： ASHBAUGH BEN , PEARCE JONATHAN , RAMADOSS MURALI , VEMULAPALLI VIKRANTH , SADLER WILLIAM B , KIM SUNGYE , PETRE MARIAN ALIN
IPC: G06F9/38
Abstract: Ausführungsformen sind im Allgemeinen auf die Ablaufsteuerung von Threadgruppen für die Grafikverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst eine Vielzahl von Prozessoren, einschließlich einer Vielzahl von Grafikprozessoren, um Daten zu verarbeiten; eine Erinnerung; und einen oder mehrere Caches zum Speichern von Daten für die Mehrzahl von Grafikprozessoren, wobei der eine oder die mehreren Prozessoren eine Mehrzahl von Gruppen von Threads zur Verarbeitung durch die Mehrzahl von Grafikprozessoren planen sollen, wobei die Planung der Mehrzahl von Gruppen von Threads umfasst: wobei die mehreren Prozessoren eine Vorspannung zum Scheduling der mehreren Gruppen von Threads gemäß einer Cache-Lokalität für den einen oder die mehreren Caches anwenden.
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公开(公告)号：DE112020000902T5
公开(公告)日：2021-11-04
申请号：DE112020000902
申请日：2020-02-12
Applicant: INTEL CORP
Inventor： VEMULAPALLI VIKRANTH , STRIRAMASSARMA LAKSHMINARAYANAN , MACPHERSON MIKE , ANANTARAMAN ARAVINDH , ASHBAUGH BEN , RAMADOSS MURALI , SADLER WILLIAM B , PEARCE JONATHAN , JANUS SCOTT , INSKO BRENT , RANGANATHAN VASANTH , SINHA KAMAL , HUNTER ARTHUR , SURTI PRASOONKUMAR , GALOPPO VON BORRIES NICOLAS , RAY JOYDEEP , APPU ABHISHEK R , OULD-AHMED-VALL ELMOUSTAPHA , KOKER ALTUG , KIM SUNGYE , MAIYURAN SUBRAMANIAM , ANDREI VALENTIN
IPC: G06F12/0862
Abstract: Ausführungsbeispiele sind im Allgemeinen auf das Vorabrufen von Daten für die Grafikdatenverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessoren, einschließlich einer oder mehrerer Grafikverarbeitungseinheiten (GPUs); und mehrere Caches zum Bereitstellen von Speicher für die eine oder mehreren GPUs, wobei die mehreren Caches mindestens einen L1-Cache und einen L3-Cache umfassen, wobei die Vorrichtung zum Bereitstellen eines intelligenten Vorabrufens von Daten durch einen Vorabrufer einer ersten GPU des einen oder mehr GPUs, einschließlich der Messung einer Trefferrate für den L1-Cache; beim Bestimmen, dass die Trefferrate für den L1-Cache gleich oder größer als ein Schwellenwert ist, Begrenzen eines Vorabrufens von Daten auf den Speicher im L3-Cache und beim Bestimmen, dass die Trefferrate für den L1-Cache kleiner als ein Schwellenwert ist, Ermöglichen des Vorabrufens von Daten in den L1-Cache.
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公开(公告)号：AU2020241262A1
公开(公告)日：2021-11-04
申请号：AU2020241262
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , JANUS SCOTT , GEORGE VARGHESE , MAIYURAN SUBRAMANIAM , KOKER ALTUG , APPU ABHISHEK , SURTI PRASOONKUMAR , RANGANATHAN VASANTH , ANDREI VALENTIN , GARG ASHUTOSH , HAREL YOAV , HUNTER JR ARTHUR , KIM SUNGYE , MACPHERSON MIKE , OULD-AHMED-VALL ELMOUSTAPHA , SADLER WILLIAM , STRIRAMASSARMA LAKSHMINARAYANAN , VEMULAPALLI VIKRANTH
Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.
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