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1.发明专利
公开(公告)号：BR102014006299A2
公开(公告)日：2015-11-03
申请号：BR102014006299
申请日：2014-03-17
Applicant: INTEL CORP
Inventor： PRABHAKARAN ABIRAMI , NAVEH ALON , HENROID ANDREW D , HERDRICH ANDREW J , CHOUBAL ASHISH V , TOLL BRET L , KOUFATY DAVID A , SUBBAREDDY DHEERAJ R , WEISSMANN ELIERZER , GORBATOV EUGENE , SRINIVASA GANAPATI M , KHANNA GAURAV , SHAFI HISHAM , SODHI INDER M , BRANDT JASON W , MISHAELI MICHAEL , NAIK MISHALI , LENZ ORON , NARVAEZ PAOLO , BRETT PAUL , RAPPOPORT RIMAT , FENGER RUSSEL J , JAHAGIRDAR SANJEEV S , HAHN SCOTT D , FICHER STEPHEN A
Abstract: método para inicializar um sistema heterogêneo e apresentar uma vista simétrica do núcleo. a presente invenção descreve uma arquitetura de processador heterogêneo e um método de inicialização de um processador heterogêneo. um processador de acordo com uma modalidade compreende: um conjunto de núcleos grandes de processador físico; um conjunto de núcleos pequenos de processador físico, tendo capacidade de processamento com desempenho relativamente mais baixo e uso de energia relativamente menor em relação aos núcleos grandes de processador físico; e uma unidade de pacote para habilitar um processador bootstrap. o processador bootstrap inicializa os núcleos do processador físico homogêneo, enquanto o processador heterogêneo apresenta a aparência de um processador homogêneo para uma interface de firmware do sistema
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公开(公告)号：WO2007078959A3
公开(公告)日：2007-12-21
申请号：PCT/US2006048556
申请日：2006-12-18
Applicant: INTEL CORP , DIXON MARTIN G , KOUFATY DAVID A , RUST CAMRON B , GARTLER HERMANN W , BINNS FRANK
Inventor： DIXON MARTIN G , KOUFATY DAVID A , RUST CAMRON B , GARTLER HERMANN W , BINNS FRANK
IPC: G06F12/14
CPC classification number: G06F12/1425 , G06F12/1491
Abstract: Apparatuses and methods for steering SMM code region accesses are disclosed. In one embodiment, an apparatus includes a status indicator, a base storage location, and an abort storage location. The status indicator is to indicate whether the apparatus is operating in SMM. The base storage location is to store a base address and the abort storage location is to store an abort address. The base address is to specify a first memory address region at which SMM code is to be accessed. The abort address is to specify a second memory address region to which accesses to the first memory address region are to be steered if the apparatus is not operating in SMM.
Abstract translation: 公开了用于转向SMM码区域访问的装置和方法。 在一个实施例中，装置包括状态指示符，基本存储位置和中止存储位置。 状态指示灯是指示设备是否在SMM中运行。 基本存储位置是存储基地址，并且中止存储位置是存储中止地址。 基地址是指定要访问SMM代码的第一个存储器地址区域。 中止地址是指定第二存储器地址区域，如果该设备不在SMM中操作，则对第一存储器地址区域进行访问将被转向。
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公开(公告)号：DE102018130225A1
公开(公告)日：2019-07-04
申请号：DE102018130225
申请日：2018-11-29
Applicant: INTEL CORP
Inventor： JAYASIMHA DODDABALLAPUR N , SURY SAMANTIKA S , HUGHES CHRISTOPHER J , SVENNEBRING JONAS , LIU YEN-CHENG , DOREN STEPHEN R VAN , KOUFATY DAVID A
IPC: G06F9/52
Abstract: Offenbarte Ausführungsformen betreffen entfernte atomare Operationen (RAO, Remote Atomic Operation) in Multi-Sockel-Systemen. In einem Beispiel umfasst ein Verfahren, das von einer Cache-Steuerschaltung eines Requester-Sockels durchgeführt wird, Folgendes: Empfangen des RAO-Befehls vom Requester-CPU-Kern, Bestimmen eines Home-Agenten in einem Home-Sockel für die adressierte Cache-Zeile, Bereitstellen einer Anforderung nach Besitz (RFO, Request for Ownership) der adressierten Cache-Zeile an den Home-Agenten, Warten, bis der Home-Agent entweder eine letzte Kopie der adressierten Cache-Zeile aus einem Cache invalidiert und abruft oder die adressierte Cache-Zeile vom Speicher fetcht, Empfangen einer Bestätigung und der adressierten Cache-Zeile, atomares Ausführen des RAO-Befehls auf der empfangenen Cache-Zeile, anschließendes Empfangen mehrerer lokaler RAO-Befehle an die adressierte Cache-Zeile von einem oder mehreren Requester-CPU-Kernen und Ausführen der mehreren lokalen RAO-Befehle auf der empfangenen Cache-Zeile unabhängig vom Home-Agenten.
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公开(公告)号：DE112012007119T5
公开(公告)日：2015-07-30
申请号：DE112012007119
申请日：2012-12-26
Applicant: INTEL CORP
Inventor： NAIK MISHALI , NAVEH ALON , SODHI INDER M , GORBATOV EUGENE , WEISSMANN ELIEZER , HENROID ANDREW D , HERDRICH ANDREW J , KOUFATY DAVID A , SRINIVASA GANAPATI N , NARVAEZ PAOLO , KHANNA GAURAV , HAHN SCOTT D , BRETT PAUL , SUBBAREDDY DHEERAJ R , PRABHAKARAN ABIRAMI
Abstract: Gemäß einer Ausführungsform enthält ein Prozessor eine Vielzahl an Prozessorkernen zum Ausführen einer Vielzahl von Threads, einen gemeinsam genutzten Speicher, der kommunikativ an die Vielzahl von Prozessorkernen gekoppelt ist, eine Leistungssteuereinheit (PCU), die kommunikativ an die Vielzahl der Prozessoren gekoppelt ist, zum Bestimmen, ohne irgendein Eingreifen von Software (SW), ob ein Thread, der gerade durch einen ersten Prozessorkern durchgeführt wird, zu einem zweiten Prozessorkern migriert werden sollte, und eine Migrationseinheit zum, als Reaktion auf das Empfangen eines Befehls von der PCU, Migrieren des Thread, zum Speichern mindestens eines Abschnitts des Architekturzustands des ersten Prozessorkerns im gemeinsam genutzten Speicher und zum Migrieren des Thread zum zweiten Prozessorkern, ohne ein Eingreifen von SW, derart, dass der zweite Prozessorkern mit der Ausführung des Thread auf der Basis des Architekturzustands aus dem gemeinsam genutzten Speicher ohne Wissen der SW fortfahren kann.
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公开(公告)号：DE112012007115T5
公开(公告)日：2015-08-20
申请号：DE112012007115
申请日：2012-12-28
Applicant: BRETT PAUL , FENGER RUSSELL J , GORBATOV EUGENE , HAHN SCOTT D , INTEL CORP , KHANNA GAURAV , KOUFATY DAVID A , NAIK MISHALI , NARVAEZ PAOLO , NAVEH ALON , PRABHAKARAN ABIRAMI , SODHI INDER M , SRINIVASA GANAPATI N , SUBBAREDDY DHEERAJ R , WEISSMANN ELIEZER
Inventor： KOUFATY DAVID A , SODHI INDER M , WEISSMANN ELIEZER , GORBATOV EUGENE , SRINIVASA GANAPATI N , PRABHAKARAN ABIRAMI , BRETT PAUL , SUBBAREDDY DHEERAJ R , HAHN SCOTT D , NAIK MISHALI , NARVAEZ PAOLO , NAVEH ALON , KHANNA GAURAV , FENGER RUSSELL J
Abstract: Ein Prozessor enthält mehrere physikalische Kerne, die mehrere logische Kerne verschiedener Kerntypen unterstützen, wobei die Kerntypen einen Typ großer Kerne und einen Typ kleiner Kerne enthalten. Eine Multi-Thread-Anwendung enthält mehrere Software-Threads, die von einem ersten Teilsatz logischer Kerne in einem ersten Zeitschlitz gleichzeitig ausgeführt werden. Basierend auf Daten, die aus Überwachen der Ausführung in dem ersten Zeitschlitz erfasst wurden, wählt der Prozessor einen zweiten Teilsatz logischer Kerne für gleichzeitige Ausführung der Software-Threads in einem zweiten Zeitschlitz aus. Jeder logische Kern in dem zweiten Teilsatz weist einen der Kerntypen auf, der mit den Charakteristika eines der Software-Threads übereinstimmt.
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Patent Agency Ranking
公开(公告)号：GB2514236A
公开(公告)日：2014-11-19
申请号：GB201404549
申请日：2014-03-14
Applicant: INTEL CORP
Inventor： WEISSMANN ELIERZER , RAPPOPORT RINAT , MISHAELI MICHAEL , SHAFI HISHAM , LENZ ORON , BRANDT JASON W , FISCHER STEPHEN A , TOLL BRET L , SODHI INDER M , NAVEH ALON , SPRINIVASA GANAPATI , CHOUBAL ASHISH , HAHN SCOTT D , KOUFATY DAVID A , FENGER RUSSEL J , KHANNA GAURAV , GORBATOV EUGENE , NAIK MISHALI , HERDRICH ANDREW J , PRABHAKARAN ABIRAMI , JAHAGIRDAR SANJEEV , BRETT PAUL , NARVAEZ PAOLO , HENROID ANDREW D , SUBBAREDDY DHEERAJ R
Abstract: A heterogeneous processor comprises a first physical core having a first instruction set and a first power consumption level, to execute a thread at a first performance level, and a second physical core having a second instruction set and a second power consumption level, to execute a thread at a second performance level. A virtual-to-physical mapping circuit is coupled to the first and second physical cores. The first physical core is mapped to a system firmware interface via a virtual core, and the second physical core is hidden from the system firmware interface. A single physical core may act as a bootstrap processor. The first physical core may act as the bootstrap processor and this may initialize the second physical core. In another embodiment there is a set of one or more small physical cores and at least one large processor core. Two or more small physical cores are exposed to a system firmware interface and the large physical core is hidden from the system firmware interface.
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公开(公告)号：DE112013005287T5
公开(公告)日：2015-08-27
申请号：DE112013005287
申请日：2013-06-25
Applicant: INTEL CORP
Inventor： NARVAEZ PAOLO , SRINIVASA GANAPATI N , GORBATOV EUGENE , SUBBAREDDY DHEERAJ R , NAIK MISHALI , NAVEH ALON , PRABHAKARAN ABIRAMI , WEISSMANN ELIEZER , KOUFATY DAVID A , BRETT PAUL , HAHN SCOTT D , HERDRICH ANDREW J , KHANNA GAURAV , FENGER RUSSELL J , BIGBEE BRYANT E , HENROID ANDREW D
IPC: G06F9/44
Abstract: Es wird eine heterogene Prozessorarchitektur beschrieben. Zum Beispiel umfasst ein Prozessor gemäß einer Ausführungsform der Erfindung: einen Satz von zwei oder mehr kleinen physischen Prozessorkernen; wenigstens einen großen physischen Prozessorkern mit Verarbeitungsfähigkeiten mit einer relativ höheren Leistung und einem relativ höheren Stromverbrauch im Vergleich zu den kleinen physischen Prozessorkernen; eine Virtuell-aufphysisch-(V-P-)-Abbildungslogik zum Offenbaren des Satzes von zwei oder mehr kleinen physischen Prozessorkernen gegenüber der Software durch einen entsprechenden Satz von virtuellen Kernen und zum Verbergen des wenigstens einen großen physischen Prozessorkerns vor der Software.
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8.发明专利
公开(公告)号：DE102014003798A1
公开(公告)日：2014-09-18
申请号：DE102014003798
申请日：2014-03-17
Applicant: INTEL CORP
Inventor： WEISSMANN ELIERZER , RAPPOPORT RINAT , MISHAELI MICHAEL , SHAFI HISHAM , LENZ ORON , BRANDT JASON W , FISCHER STEPHEN A , TOLL BRET L , SODHI INDER M , NAVEH ALON , SRINIVASA GANAPATI N , CHOUBAL ASHISH V , HAHN SCOTT D , KOUFATY DAVID A , FENGER RUSSEL J , KHANNA GAURAV , GORBATOV EUGENE , NAIK MISHALI , HERDRICH ANDREW J , PRABHAKARAN ABIRAMI , JAHAGIRDAR SANJEEV S , BRETT PAUL , NARVAEZ PAOLO , HENROID ANDREW D , SUBBAREDDY DHEERAJ R
Abstract: Es werden eine heterogene Prozessorarchitektur und ein Verfahren zum Booten eines heterogenen Prozessors beschrieben. Ein Prozessor gemäß einer Ausführungsform umfasst: einen Satz großer physischer Prozessorkerne; einen Satz kleiner physischer Prozessorkerne mit relativ leistungsschwächeren Verarbeitungsfähigkeiten und relativ niedrigerem Energieverbrauch im Vergleich zu den großen physischen Prozessorkernen; und eine Paketeinheit, um einen Bootstrap-Prozessor zu aktivieren. Der Bootstrap-Prozessor initialisiert die homogenen physischen Prozessorkerne, während der heterogene Prozessor gegenüber einer System-Firmware-Schnittstelle das Erscheinungsbild eines homogenen Prozessors präsentiert.
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公开(公告)号：DE112006003132T5
公开(公告)日：2008-09-25
申请号：DE112006003132
申请日：2006-12-18
Applicant: INTEL CORP
Inventor： DIXON MARTIN G , KOUFATY DAVID A , RUST CAMRON B , GARTLER HERMANN W , BINNS FRANK
IPC: G06F12/14
Abstract: Apparatuses and methods for steering SMM code region accesses are disclosed. In one embodiment, an apparatus includes a status indicator, a base storage location, and an abort storage location. The status indicator is to indicate whether the apparatus is operating in SMM. The base storage location is to store a base address and the abort storage location is to store an abort address. The base address is to specify a first memory address region at which SMM code is to be accessed. The abort address is to specify a second memory address region to which accesses to the first memory address region are to be steered if the apparatus is not operating in SMM.
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公开(公告)号：EP3210123A4
公开(公告)日：2018-05-09
申请号：EP15851712
申请日：2015-08-19
Applicant: INTEL CORP
Inventor： KOUFATY DAVID A , NEIGER GILBERT , SANKARAN RAJESH M , ANDERSON ANDREW V , DULLOOR SUBRAMANYA R , HAAS WERNER , NUZMAN JOSEPH
CPC classification number: G06F12/1466 , G06F21/52 , G06F2212/1052
Abstract: A processing system includes a processing core to execute a task and a memory management unit, coupled to the core. The memory management unit includes a storage unit to store a page table entry including one or more identifiers of memory frames, a protection key, and an access mode bit indicating whether the one or more memory frames are accessible according to a user mode or according to a supervisor mode, a first permission register including a plurality of fields, each field comprising a set of bits reflecting a set of memory access permissions under the user mode, and a second permission register storing a plurality of fields, each field comprising a set of bits reflecting a set of memory access permissions under the supervisor mode.
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