公开(公告)号：BR102014006299A2

公开(公告)日：2015-11-03

申请号：BR102014006299

申请日：2014-03-17

Applicant: INTEL CORP

Inventor： PRABHAKARAN ABIRAMI ,  NAVEH ALON ,  HENROID ANDREW D ,  HERDRICH ANDREW J ,  CHOUBAL ASHISH V ,  TOLL BRET L ,  KOUFATY DAVID A ,  SUBBAREDDY DHEERAJ R ,  WEISSMANN ELIERZER ,  GORBATOV EUGENE ,  SRINIVASA GANAPATI M ,  KHANNA GAURAV ,  SHAFI HISHAM ,  SODHI INDER M ,  BRANDT JASON W ,  MISHAELI MICHAEL ,  NAIK MISHALI ,  LENZ ORON ,  NARVAEZ PAOLO ,  BRETT PAUL ,  RAPPOPORT RIMAT ,  FENGER RUSSEL J ,  JAHAGIRDAR SANJEEV S ,  HAHN SCOTT D ,  FICHER STEPHEN A

IPC: G06F9/44 ,  G06F9/455 ,  G06F9/50

Abstract: método para inicializar um sistema heterogêneo e apresentar uma vista simétrica do núcleo. a presente invenção descreve uma arquitetura de processador heterogêneo e um método de inicialização de um processador heterogêneo. um processador de acordo com uma modalidade compreende: um conjunto de núcleos grandes de processador físico; um conjunto de núcleos pequenos de processador físico, tendo capacidade de processamento com desempenho relativamente mais baixo e uso de energia relativamente menor em relação aos núcleos grandes de processador físico; e uma unidade de pacote para habilitar um processador bootstrap. o processador bootstrap inicializa os núcleos do processador físico homogêneo, enquanto o processador heterogêneo apresenta a aparência de um processador homogêneo para uma interface de firmware do sistema

公开(公告)号：DE112012007119T5

公开(公告)日：2015-07-30

申请号：DE112012007119

申请日：2012-12-26

Applicant: INTEL CORP

Inventor： NAIK MISHALI ,  NAVEH ALON ,  SODHI INDER M ,  GORBATOV EUGENE ,  WEISSMANN ELIEZER ,  HENROID ANDREW D ,  HERDRICH ANDREW J ,  KOUFATY DAVID A ,  SRINIVASA GANAPATI N ,  NARVAEZ PAOLO ,  KHANNA GAURAV ,  HAHN SCOTT D ,  BRETT PAUL ,  SUBBAREDDY DHEERAJ R ,  PRABHAKARAN ABIRAMI

IPC: G06F15/80 ,  G06F1/26 ,  G06F9/06 ,  G06F13/14

Abstract: Gemäß einer Ausführungsform enthält ein Prozessor eine Vielzahl an Prozessorkernen zum Ausführen einer Vielzahl von Threads, einen gemeinsam genutzten Speicher, der kommunikativ an die Vielzahl von Prozessorkernen gekoppelt ist, eine Leistungssteuereinheit (PCU), die kommunikativ an die Vielzahl der Prozessoren gekoppelt ist, zum Bestimmen, ohne irgendein Eingreifen von Software (SW), ob ein Thread, der gerade durch einen ersten Prozessorkern durchgeführt wird, zu einem zweiten Prozessorkern migriert werden sollte, und eine Migrationseinheit zum, als Reaktion auf das Empfangen eines Befehls von der PCU, Migrieren des Thread, zum Speichern mindestens eines Abschnitts des Architekturzustands des ersten Prozessorkerns im gemeinsam genutzten Speicher und zum Migrieren des Thread zum zweiten Prozessorkern, ohne ein Eingreifen von SW, derart, dass der zweite Prozessorkern mit der Ausführung des Thread auf der Basis des Architekturzustands aus dem gemeinsam genutzten Speicher ohne Wissen der SW fortfahren kann.

公开(公告)号：DE112013005287T5

公开(公告)日：2015-08-27

申请号：DE112013005287

申请日：2013-06-25

Applicant: INTEL CORP

Inventor： NARVAEZ PAOLO ,  SRINIVASA GANAPATI N ,  GORBATOV EUGENE ,  SUBBAREDDY DHEERAJ R ,  NAIK MISHALI ,  NAVEH ALON ,  PRABHAKARAN ABIRAMI ,  WEISSMANN ELIEZER ,  KOUFATY DAVID A ,  BRETT PAUL ,  HAHN SCOTT D ,  HERDRICH ANDREW J ,  KHANNA GAURAV ,  FENGER RUSSELL J ,  BIGBEE BRYANT E ,  HENROID ANDREW D

IPC: G06F9/44

Abstract: Es wird eine heterogene Prozessorarchitektur beschrieben. Zum Beispiel umfasst ein Prozessor gemäß einer Ausführungsform der Erfindung: einen Satz von zwei oder mehr kleinen physischen Prozessorkernen; wenigstens einen großen physischen Prozessorkern mit Verarbeitungsfähigkeiten mit einer relativ höheren Leistung und einem relativ höheren Stromverbrauch im Vergleich zu den kleinen physischen Prozessorkernen; eine Virtuell-aufphysisch-(V-P-)-Abbildungslogik zum Offenbaren des Satzes von zwei oder mehr kleinen physischen Prozessorkernen gegenüber der Software durch einen entsprechenden Satz von virtuellen Kernen und zum Verbergen des wenigstens einen großen physischen Prozessorkerns vor der Software.

公开(公告)号：DE102014003798A1

公开(公告)日：2014-09-18

申请号：DE102014003798

申请日：2014-03-17

Applicant: INTEL CORP

Inventor： WEISSMANN ELIERZER ,  RAPPOPORT RINAT ,  MISHAELI MICHAEL ,  SHAFI HISHAM ,  LENZ ORON ,  BRANDT JASON W ,  FISCHER STEPHEN A ,  TOLL BRET L ,  SODHI INDER M ,  NAVEH ALON ,  SRINIVASA GANAPATI N ,  CHOUBAL ASHISH V ,  HAHN SCOTT D ,  KOUFATY DAVID A ,  FENGER RUSSEL J ,  KHANNA GAURAV ,  GORBATOV EUGENE ,  NAIK MISHALI ,  HERDRICH ANDREW J ,  PRABHAKARAN ABIRAMI ,  JAHAGIRDAR SANJEEV S ,  BRETT PAUL ,  NARVAEZ PAOLO ,  HENROID ANDREW D ,  SUBBAREDDY DHEERAJ R

IPC: G06F9/50 ,  G06F1/32 ,  G06F9/445

Abstract: Es werden eine heterogene Prozessorarchitektur und ein Verfahren zum Booten eines heterogenen Prozessors beschrieben. Ein Prozessor gemäß einer Ausführungsform umfasst: einen Satz großer physischer Prozessorkerne; einen Satz kleiner physischer Prozessorkerne mit relativ leistungsschwächeren Verarbeitungsfähigkeiten und relativ niedrigerem Energieverbrauch im Vergleich zu den großen physischen Prozessorkernen; und eine Paketeinheit, um einen Bootstrap-Prozessor zu aktivieren. Der Bootstrap-Prozessor initialisiert die homogenen physischen Prozessorkerne, während der heterogene Prozessor gegenüber einer System-Firmware-Schnittstelle das Erscheinungsbild eines homogenen Prozessors präsentiert.

公开(公告)号：DE112016005868T5

公开(公告)日：2018-10-11

申请号：DE112016005868

申请日：2016-11-14

Applicant: INTEL CORP

Inventor： THIYAGARAJAH ARUMUGAM ,  KHANNA GAURAV ,  JEYASINGH STALINSELVARAJ ,  MEHTA SOHIL ,  JAGASIA MUKESH J

IPC: G06F9/44

Abstract: Hierin werden Vorrichtungen, Verfahren und Speichermedium in Verbindung mit dem Starten von Anwendungsprozessoren für eine virtuelle Maschine offenbart. In Ausführungsformen kann eine Rechenvorrichtung mehrere Prozessorkerne und mehrere BS-Module eines BS beinhalten. Die BS-Module können ein BSP-Modul und ein AP-Modul beinhalten. Das BSP-Modul kann so konfiguriert sein, dass es in einen Speicherbereich einen Start-Zustand eines AP einer VM schreibt, während die VM gestartet wird, und das AP-Modul kann so konfiguriert sein, dass es den AP im Start-Zustand direkt in einer Ausführung im Protected Mode startet, ohne zuerst eine Ausführung im Real Mode zu durchlaufen. Andere Ausführungsformen können beschrieben und/oder beansprucht werden.

公开(公告)号：DE112012007115T5

公开(公告)日：2015-08-20

申请号：DE112012007115

申请日：2012-12-28

Applicant: BRETT PAUL ,  FENGER RUSSELL J ,  GORBATOV EUGENE ,  HAHN SCOTT D ,  INTEL CORP ,  KHANNA GAURAV ,  KOUFATY DAVID A ,  NAIK MISHALI ,  NARVAEZ PAOLO ,  NAVEH ALON ,  PRABHAKARAN ABIRAMI ,  SODHI INDER M ,  SRINIVASA GANAPATI N ,  SUBBAREDDY DHEERAJ R ,  WEISSMANN ELIEZER

Inventor： KOUFATY DAVID A ,  SODHI INDER M ,  WEISSMANN ELIEZER ,  GORBATOV EUGENE ,  SRINIVASA GANAPATI N ,  PRABHAKARAN ABIRAMI ,  BRETT PAUL ,  SUBBAREDDY DHEERAJ R ,  HAHN SCOTT D ,  NAIK MISHALI ,  NARVAEZ PAOLO ,  NAVEH ALON ,  KHANNA GAURAV ,  FENGER RUSSELL J

IPC: G06F9/06 ,  G06F1/32 ,  G06F9/44 ,  G06F9/46

Abstract: Ein Prozessor enthält mehrere physikalische Kerne, die mehrere logische Kerne verschiedener Kerntypen unterstützen, wobei die Kerntypen einen Typ großer Kerne und einen Typ kleiner Kerne enthalten. Eine Multi-Thread-Anwendung enthält mehrere Software-Threads, die von einem ersten Teilsatz logischer Kerne in einem ersten Zeitschlitz gleichzeitig ausgeführt werden. Basierend auf Daten, die aus Überwachen der Ausführung in dem ersten Zeitschlitz erfasst wurden, wählt der Prozessor einen zweiten Teilsatz logischer Kerne für gleichzeitige Ausführung der Software-Threads in einem zweiten Zeitschlitz aus. Jeder logische Kern in dem zweiten Teilsatz weist einen der Kerntypen auf, der mit den Charakteristika eines der Software-Threads übereinstimmt.

公开(公告)号：GB2514236A

公开(公告)日：2014-11-19

申请号：GB201404549

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： WEISSMANN ELIERZER ,  RAPPOPORT RINAT ,  MISHAELI MICHAEL ,  SHAFI HISHAM ,  LENZ ORON ,  BRANDT JASON W ,  FISCHER STEPHEN A ,  TOLL BRET L ,  SODHI INDER M ,  NAVEH ALON ,  SPRINIVASA GANAPATI ,  CHOUBAL ASHISH ,  HAHN SCOTT D ,  KOUFATY DAVID A ,  FENGER RUSSEL J ,  KHANNA GAURAV ,  GORBATOV EUGENE ,  NAIK MISHALI ,  HERDRICH ANDREW J ,  PRABHAKARAN ABIRAMI ,  JAHAGIRDAR SANJEEV ,  BRETT PAUL ,  NARVAEZ PAOLO ,  HENROID ANDREW D ,  SUBBAREDDY DHEERAJ R

IPC: G06F9/50 ,  G06F1/32

Abstract: A heterogeneous processor comprises a first physical core having a first instruction set and a first power consumption level, to execute a thread at a first performance level, and a second physical core having a second instruction set and a second power consumption level, to execute a thread at a second performance level. A virtual-to-physical mapping circuit is coupled to the first and second physical cores. The first physical core is mapped to a system firmware interface via a virtual core, and the second physical core is hidden from the system firmware interface. A single physical core may act as a bootstrap processor. The first physical core may act as the bootstrap processor and this may initialize the second physical core. In another embodiment there is a set of one or more small physical cores and at least one large processor core. Two or more small physical cores are exposed to a system firmware interface and the large physical core is hidden from the system firmware interface.