公开(公告)号：BR102014006299A2

公开(公告)日：2015-11-03

申请号：BR102014006299

申请日：2014-03-17

Applicant: INTEL CORP

Inventor： PRABHAKARAN ABIRAMI ,  NAVEH ALON ,  HENROID ANDREW D ,  HERDRICH ANDREW J ,  CHOUBAL ASHISH V ,  TOLL BRET L ,  KOUFATY DAVID A ,  SUBBAREDDY DHEERAJ R ,  WEISSMANN ELIERZER ,  GORBATOV EUGENE ,  SRINIVASA GANAPATI M ,  KHANNA GAURAV ,  SHAFI HISHAM ,  SODHI INDER M ,  BRANDT JASON W ,  MISHAELI MICHAEL ,  NAIK MISHALI ,  LENZ ORON ,  NARVAEZ PAOLO ,  BRETT PAUL ,  RAPPOPORT RIMAT ,  FENGER RUSSEL J ,  JAHAGIRDAR SANJEEV S ,  HAHN SCOTT D ,  FICHER STEPHEN A

IPC: G06F9/44 ,  G06F9/455 ,  G06F9/50

Abstract: método para inicializar um sistema heterogêneo e apresentar uma vista simétrica do núcleo. a presente invenção descreve uma arquitetura de processador heterogêneo e um método de inicialização de um processador heterogêneo. um processador de acordo com uma modalidade compreende: um conjunto de núcleos grandes de processador físico; um conjunto de núcleos pequenos de processador físico, tendo capacidade de processamento com desempenho relativamente mais baixo e uso de energia relativamente menor em relação aos núcleos grandes de processador físico; e uma unidade de pacote para habilitar um processador bootstrap. o processador bootstrap inicializa os núcleos do processador físico homogêneo, enquanto o processador heterogêneo apresenta a aparência de um processador homogêneo para uma interface de firmware do sistema

公开(公告)号：DE112013006292B4

公开(公告)日：2025-04-10

申请号：DE112013006292

申请日：2013-06-27

Applicant: INTEL CORP

Inventor： DIEFENBAUGH PAUL S ,  HENROID ANDREW D ,  WEISSMANN ELIEZER ,  SISTLA KRISHNAKANTH V

IPC: G06F9/46

Abstract: Mobile Plattform (44), die aufweist:einen Akku (46) zur Stromversorgung der mobilen Plattform (44);ein Speichermodul (56); undein mit dem Speichermodul (56) verbundenes System-on-Chip, SoC, (48) wobei das SoC (48) aufweist,Skalierbarkeitslogik (68) zum Bestimmen einer Skalierbarkeit einer der mobilen Plattform (44) zugeordneten Workload (18), undVerwaltungslogik (70) zum Verwalten einer Performance-Policy (20) der mobilen Plattform (44) wenigstens teilweise auf der Skalierbarkeit der Workload (18) basierend,und wobei die Skalierbarkeitslogik (68) dazu eingerichtet ist, ein Verhältnis der angeforderten Performance zur erbrachten Performance zu bestimmen, um die Skalierbarkeit zu bestimmen.

公开(公告)号：GB2514236A

公开(公告)日：2014-11-19

申请号：GB201404549

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： WEISSMANN ELIERZER ,  RAPPOPORT RINAT ,  MISHAELI MICHAEL ,  SHAFI HISHAM ,  LENZ ORON ,  BRANDT JASON W ,  FISCHER STEPHEN A ,  TOLL BRET L ,  SODHI INDER M ,  NAVEH ALON ,  SPRINIVASA GANAPATI ,  CHOUBAL ASHISH ,  HAHN SCOTT D ,  KOUFATY DAVID A ,  FENGER RUSSEL J ,  KHANNA GAURAV ,  GORBATOV EUGENE ,  NAIK MISHALI ,  HERDRICH ANDREW J ,  PRABHAKARAN ABIRAMI ,  JAHAGIRDAR SANJEEV ,  BRETT PAUL ,  NARVAEZ PAOLO ,  HENROID ANDREW D ,  SUBBAREDDY DHEERAJ R

IPC: G06F9/50 ,  G06F1/32

Abstract: A heterogeneous processor comprises a first physical core having a first instruction set and a first power consumption level, to execute a thread at a first performance level, and a second physical core having a second instruction set and a second power consumption level, to execute a thread at a second performance level. A virtual-to-physical mapping circuit is coupled to the first and second physical cores. The first physical core is mapped to a system firmware interface via a virtual core, and the second physical core is hidden from the system firmware interface. A single physical core may act as a bootstrap processor. The first physical core may act as the bootstrap processor and this may initialize the second physical core. In another embodiment there is a set of one or more small physical cores and at least one large processor core. Two or more small physical cores are exposed to a system firmware interface and the large physical core is hidden from the system firmware interface.

公开(公告)号：DE112011105867B4

公开(公告)日：2020-03-19

申请号：DE112011105867

申请日：2011-12-30

Applicant: INTEL CORP

Inventor： THERIEN GUY M ,  DIEFENBAUGH PAUL S ,  AGGARWAL ANIL ,  HENROID ANDREW D ,  SHRALL JEREMY J ,  ROTEM EFRAIM ,  SISTLA KRISHNAKANTH V ,  WEISSMANN ELIEZER

IPC: G06F1/32 ,  G06F9/22

Abstract: Vorrichtung, die Folgendes umfasst:einen Prozessor und einen Speicher mit Instruktionen, die durch den Prozessor ausgeführt werden sollen, wobei die Instruktionen, wenn sie ausgeführt werden,ein Betriebssystem (BS) implementieren und Fähigkeiten-Register (502) identifizieren, aufweisend:ein Höchstleistungsregister,ein Nennleistungsregister undein Niedrigstleistungsregisters,wobei die Fähigkeiten-Register (502) eingerichtet sind, dem BS eine Skala verfügbarer Leistungsniveaus anzuzeigen, wobei die Fähigkeiten-Register (502) getrennt von einem oder mehreren Steuerregistern (504) sind und wobei die Fähigkeiten-Register (502) ein Garantierte-Leistung-Register umfassen, um einen Ressourcendeskriptor anzugeben, der ein momentanes garantiertes Leistungsniveau beschreibt.

公开(公告)号：DE112013006241T5

公开(公告)日：2015-10-22

申请号：DE112013006241

申请日：2013-06-28

Applicant: INTEL CORP

Inventor： GORBATOV EUGENE ,  DIEFENBAUGH PAUL ,  HENROID ANDREW D ,  THERIEN GUY M

IPC: G06F9/44 ,  G06F1/32

Abstract: Verschiedene Ausführungsformen betreffen allgemein ein Gerät, ein Verfahren und andere Techniken zum Detektieren aktiver und halbaktiver Arbeitsbelastung während der Ausführung einer Plattform-Verarbeitungsvorrichtung und Ermöglichen eines Arbeitszyklus-Prozesses zum Reduzieren von Wärmeabgabe und Leistungsaufnahme und Abgleichen nicht abgeglichener Aktivität. In verschiedenen Ausführungsformen kann die Arbeitszyklus-Verarbeitung während einer aktiven Arbeitsbelastung aktiviert werden, wenn Wärmeabgabe oder Leistungsaufnahme über einem Wärme-Schwellenwert oder Leistungsaufnahme-Schwellenwert ist, der unter einem wirksamen Betriebspunkt für die Plattform-Verarbeitungsvorrichtung ist. Die Arbeitszyklus-Verarbeitung kann auch während halbaktiver Arbeitsbelastungen aktiviert werden, wenn die Arbeitsbelastung bewirkt, dass die Plattform-Verarbeitungsvorrichtung mindergenutzt und nicht abgeglichen ist. Die Arbeitszyklus-Verarbeitung kann umfassen, eine erzwungene Ruhezustand für die Plattform-Verarbeitungsvorrichtung zu ermöglichen. Andere Ausführungsformen werden beschrieben und beansprucht.

公开(公告)号：GB2510091A

公开(公告)日：2014-07-23

申请号：GB201408838

申请日：2011-12-30

Applicant: INTEL CORP

Inventor： THERIEN GUY M ,  DIEFENBAUGH PAUL S ,  AGGARWAL ANIL ,  HENROID ANDREW D ,  SHRALL JEREMY J ,  ROTEM EFRAIM ,  SISTLA KRISHNAKANTH ,  WEISSMANN ELIEZER

IPC: G06F1/32

Abstract: The present invention relates to a platform power management scheme. In some embodiments, a platform provides a relative performance scale using one or more parameters to be requested by an OSPM system.

公开(公告)号：DE112013005287T5

公开(公告)日：2015-08-27

申请号：DE112013005287

申请日：2013-06-25

Applicant: INTEL CORP

Inventor： NARVAEZ PAOLO ,  SRINIVASA GANAPATI N ,  GORBATOV EUGENE ,  SUBBAREDDY DHEERAJ R ,  NAIK MISHALI ,  NAVEH ALON ,  PRABHAKARAN ABIRAMI ,  WEISSMANN ELIEZER ,  KOUFATY DAVID A ,  BRETT PAUL ,  HAHN SCOTT D ,  HERDRICH ANDREW J ,  KHANNA GAURAV ,  FENGER RUSSELL J ,  BIGBEE BRYANT E ,  HENROID ANDREW D

IPC: G06F9/44

Abstract: Es wird eine heterogene Prozessorarchitektur beschrieben. Zum Beispiel umfasst ein Prozessor gemäß einer Ausführungsform der Erfindung: einen Satz von zwei oder mehr kleinen physischen Prozessorkernen; wenigstens einen großen physischen Prozessorkern mit Verarbeitungsfähigkeiten mit einer relativ höheren Leistung und einem relativ höheren Stromverbrauch im Vergleich zu den kleinen physischen Prozessorkernen; eine Virtuell-aufphysisch-(V-P-)-Abbildungslogik zum Offenbaren des Satzes von zwei oder mehr kleinen physischen Prozessorkernen gegenüber der Software durch einen entsprechenden Satz von virtuellen Kernen und zum Verbergen des wenigstens einen großen physischen Prozessorkerns vor der Software.

公开(公告)号：GB2522584A

公开(公告)日：2015-07-29

申请号：GB201508781

申请日：2013-06-27

Applicant: INTEL CORP

Inventor： DIEFENBAUGH PAUL S ,  HENROID ANDREW D ,  WEISSMANN ELIEZER ,  SISTLA KRISHNAKANTH V

IPC: G06F1/32 ,  G06F9/50

Abstract: Methods and systems may provide for identifying a workload associated with a platform and determining a scalability of the workload. Additionally, a performance policy of the platform may be managed based at least in part on the scalability of the workload. In one example, determining the scalability includes determining a ratio of productive cycles to actual cycles.

公开(公告)号：DE102014003798A1

公开(公告)日：2014-09-18

申请号：DE102014003798

申请日：2014-03-17

Applicant: INTEL CORP

Inventor： WEISSMANN ELIERZER ,  RAPPOPORT RINAT ,  MISHAELI MICHAEL ,  SHAFI HISHAM ,  LENZ ORON ,  BRANDT JASON W ,  FISCHER STEPHEN A ,  TOLL BRET L ,  SODHI INDER M ,  NAVEH ALON ,  SRINIVASA GANAPATI N ,  CHOUBAL ASHISH V ,  HAHN SCOTT D ,  KOUFATY DAVID A ,  FENGER RUSSEL J ,  KHANNA GAURAV ,  GORBATOV EUGENE ,  NAIK MISHALI ,  HERDRICH ANDREW J ,  PRABHAKARAN ABIRAMI ,  JAHAGIRDAR SANJEEV S ,  BRETT PAUL ,  NARVAEZ PAOLO ,  HENROID ANDREW D ,  SUBBAREDDY DHEERAJ R

IPC: G06F9/50 ,  G06F1/32 ,  G06F9/445

Abstract: Es werden eine heterogene Prozessorarchitektur und ein Verfahren zum Booten eines heterogenen Prozessors beschrieben. Ein Prozessor gemäß einer Ausführungsform umfasst: einen Satz großer physischer Prozessorkerne; einen Satz kleiner physischer Prozessorkerne mit relativ leistungsschwächeren Verarbeitungsfähigkeiten und relativ niedrigerem Energieverbrauch im Vergleich zu den großen physischen Prozessorkernen; und eine Paketeinheit, um einen Bootstrap-Prozessor zu aktivieren. Der Bootstrap-Prozessor initialisiert die homogenen physischen Prozessorkerne, während der heterogene Prozessor gegenüber einer System-Firmware-Schnittstelle das Erscheinungsbild eines homogenen Prozessors präsentiert.

公开(公告)号：GB2525768A

公开(公告)日：2015-11-04

申请号：GB201508779

申请日：2013-06-28

Applicant: INTEL CORP

Inventor： GORBATOV EUGENE ,  DIEFENBAUGH PAUL S ,  HENROID ANDREW D ,  THERIEN GUY M

IPC: G06F1/20 ,  G06F1/32

Abstract: Various embodiments are generally directed to an apparatus, method and other techniques for detecting active and semi-active workloads during execution on a platform processing device and enabling a duty cycle process to reduce thermal output and power consumption, and align unaligned activity. In various embodiments, the duty cycle processing may be enabled during an active workload when thermal output or power consumption is above a thermal threshold or power consumption threshold that is below an efficient operating point for the platform processing device. The duty cycle processing may also be enabled during semi-active workloads when the workload causes the platform processing device to be underutilized and unaligned. The duty cycle processing may comprise enabling a forced idle period for the platform processing device. Other embodiments are described and claimed.