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公开(公告)号：DE112012007119T5
公开(公告)日：2015-07-30
申请号：DE112012007119
申请日：2012-12-26
Applicant: INTEL CORP
Inventor： NAIK MISHALI , NAVEH ALON , SODHI INDER M , GORBATOV EUGENE , WEISSMANN ELIEZER , HENROID ANDREW D , HERDRICH ANDREW J , KOUFATY DAVID A , SRINIVASA GANAPATI N , NARVAEZ PAOLO , KHANNA GAURAV , HAHN SCOTT D , BRETT PAUL , SUBBAREDDY DHEERAJ R , PRABHAKARAN ABIRAMI
Abstract: Gemäß einer Ausführungsform enthält ein Prozessor eine Vielzahl an Prozessorkernen zum Ausführen einer Vielzahl von Threads, einen gemeinsam genutzten Speicher, der kommunikativ an die Vielzahl von Prozessorkernen gekoppelt ist, eine Leistungssteuereinheit (PCU), die kommunikativ an die Vielzahl der Prozessoren gekoppelt ist, zum Bestimmen, ohne irgendein Eingreifen von Software (SW), ob ein Thread, der gerade durch einen ersten Prozessorkern durchgeführt wird, zu einem zweiten Prozessorkern migriert werden sollte, und eine Migrationseinheit zum, als Reaktion auf das Empfangen eines Befehls von der PCU, Migrieren des Thread, zum Speichern mindestens eines Abschnitts des Architekturzustands des ersten Prozessorkerns im gemeinsam genutzten Speicher und zum Migrieren des Thread zum zweiten Prozessorkern, ohne ein Eingreifen von SW, derart, dass der zweite Prozessorkern mit der Ausführung des Thread auf der Basis des Architekturzustands aus dem gemeinsam genutzten Speicher ohne Wissen der SW fortfahren kann.
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公开(公告)号：DE102014003399A1
公开(公告)日：2014-09-18
申请号：DE102014003399
申请日：2014-03-07
Applicant: INTEL CORP
Inventor： RASH WILLIAM C , HAHN SCOTT D , TOLL BRET L , HINTON GLENN J
IPC: G06F9/38
Abstract: Systeme und Verfahren zur Implementierung transaktionalen Speicherzugriffs Ein beispielhaftes Verfahren kann das Initialisieren einer Speicherzugriffstransaktion, Ausführen einer transaktionalen Leseoperation hinsichtlich einer ersten Speicherstelle unter Verwendung eines ersten, mit einer Speicherzugriffsverfolgungslogik assoziierten Puffers, und/oder einer transaktionalen Schreiboperation hinsichtlich einer zweiten Speicherstelle unter Verwendung eines zweiten, mit der Speicherzugriffsverfolgungslogik assoziierten Puffers, Ausführen einer nicht-transaktionalen Leseoperation hinsichtlich einer dritten Speicherstelle, und/oder einer nicht-transaktionalen Schreiboperation hinsichtlich einer vierten Schreibstelle, Abbrechen der Speicherzugriffstransaktion als Reaktion auf das Erkennen durch die Speicherzugriffsverfolgungslogik eines Zugriffs eines anderen als der Prozessor Geräts auf die erste Speicherstelle oder die zweite Speicherstelle, und Abschließen der Speicherzugriffstransaktion unabhängig von dem Status der dritten Speicherstelle und der vierten Speicherstelle als Reaktion auf das Nicht-Erkennen einer Transaktionsabbruchbedingung, umfassen.
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公开(公告)号：DE102014003855B4
公开(公告)日：2019-12-19
申请号：DE102014003855
申请日：2014-03-17
Applicant: INTEL CORP
Inventor： MUTHIAH BHARATH , RASH WILLIAM BILL , HINTON GLENN J , DIXON MARTIN G , HAHN SCOTT D , PAPWORTH DAVID B
IPC: H04N21/2343 , G06F9/445 , H04N21/2662
Abstract: System (800) mit:einem Server (102, 206), der einen Hauptprozessor und eine Netzwerkschnittstelle aufweist, wobei der Hauptprozessor einen ersten Befehlssatz aufweist, wobei der Server zum Übersetzen einer Binärdatei, die einen zweiten Befehlssatz aufweist, in eine übersetzte ausführbare Datei dient, die den ersten Befehlssatz aufweist, wobei die Übersetzung unter Verwendung von Quality-of-Service(QoS)-Kriterien ausgeführt wird, wobei die QoS-Kriterien eine prioritätsbasierte Beschleunigung und mehrere Client-Parameter einschließen, wobei die mehreren Client-Parameter eine Client-Vorrichtungsauflösung, eine Client-Vorrichtungslage, einen Client-Anwendungstyp und einen Satz von Client-Decodierungsfähigkeiten umfassen, wobei die prioritätsbasierten Beschleunigungsfaktoren eine Netzwerklatenzzeit zwischen dem Server und der Client-Vorrichtung (175, 202) zum Festlegen der Binärübersetzungspriorität umfassen, wobei der Server die übersetzte Binärdatei ausführt, um einen Rahmen einer gerenderten Ausgabe zu erzeugen, und den Rahmen der gerenderten Ausgabe über die Netzwerkschnittstelle überträgt; undeiner Client-Vorrichtung (175, 202), die ein Display, einen Client-Prozessor und eine Client-Netzwerkschnittstelle aufweist, wobei die Client-Vorrichtung von dem Server (102, 206) den Rahmen der gerenderten Ausgabe über die Client-Netzwerkschnittstelle empfängt und den Rahmen der gerenderten Ausgabe auf dem Display unter Verwendung des Client-Prozessors (314, 400, 810, 970, 980) anzeigt, wobei der Server (102, 206) die Binärübersetzung in einer virtuellen Maschine (208) ausführt, wobei die virtuelle Maschine (208) für die Client-Vorrichtung (175, 202) abgestimmt ist, wobei die Ausführungsressourcen der virtuellen Maschine (208) über die QoS-Kriterien abgestimmt sind.
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4.发明专利
公开(公告)号：BR102014006299A2
公开(公告)日：2015-11-03
申请号：BR102014006299
申请日：2014-03-17
Applicant: INTEL CORP
Inventor： PRABHAKARAN ABIRAMI , NAVEH ALON , HENROID ANDREW D , HERDRICH ANDREW J , CHOUBAL ASHISH V , TOLL BRET L , KOUFATY DAVID A , SUBBAREDDY DHEERAJ R , WEISSMANN ELIERZER , GORBATOV EUGENE , SRINIVASA GANAPATI M , KHANNA GAURAV , SHAFI HISHAM , SODHI INDER M , BRANDT JASON W , MISHAELI MICHAEL , NAIK MISHALI , LENZ ORON , NARVAEZ PAOLO , BRETT PAUL , RAPPOPORT RIMAT , FENGER RUSSEL J , JAHAGIRDAR SANJEEV S , HAHN SCOTT D , FICHER STEPHEN A
Abstract: método para inicializar um sistema heterogêneo e apresentar uma vista simétrica do núcleo. a presente invenção descreve uma arquitetura de processador heterogêneo e um método de inicialização de um processador heterogêneo. um processador de acordo com uma modalidade compreende: um conjunto de núcleos grandes de processador físico; um conjunto de núcleos pequenos de processador físico, tendo capacidade de processamento com desempenho relativamente mais baixo e uso de energia relativamente menor em relação aos núcleos grandes de processador físico; e uma unidade de pacote para habilitar um processador bootstrap. o processador bootstrap inicializa os núcleos do processador físico homogêneo, enquanto o processador heterogêneo apresenta a aparência de um processador homogêneo para uma interface de firmware do sistema
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公开(公告)号：GB2514882A
公开(公告)日：2014-12-10
申请号：GB201404410
申请日：2014-03-13
Applicant: INTEL CORP
Inventor： RASH WILLIAM C , TOLL BRET L , HAHN SCOTT D , HINTON GLENN
IPC: G06F9/30
Abstract: A processor of an aspect includes decode logic (105) to receive a first instruction and to determine that the first instruction is to be emulated. The processor also includes emulation mode aware post-decode instruction processor logic (107) coupled with the decode logic. The emulation mode aware post-decode instruction processor logic is to process one or more control signals decoded from an instruction. The instruction is one of a set of one or more instructions used to emulate the first instruction. The one or more control signals are to be processed differently by the emulation mode aware post-decode instruction processor logic when in an emulation mode than when not in the emulation mode. Exceptions may be handled differently or different resources (processor, memory, security logic, random number generator logic, encryption logic) may be accessed. Other apparatus are also disclosed as well as methods and systems. The processor might not use microcode.
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Patent Agency Ranking
公开(公告)号：BR102014006116A2
公开(公告)日：2015-11-03
申请号：BR102014006116
申请日：2014-03-14
Applicant: INTEL CORP
Inventor： MUTHIAH BHARATH , PAPWORTH DAVID B , HINTON GLENN J , DIXON MARTIN G , HAHN SCOTT D , RASH WILLIAM BILL
IPC: H04L29/06
Abstract: traduçáo binária e transmissão em fluxo de aplicativo baseados em qos. em uma modalidade, a tradução binária do lado do servidor com base em critérios de qualidade de serviço (qos) e a execução de aplicativos é realizada em múltiplos servidores utilizando tradução e execução distribuídas tanto em um ambiente de execução virtualizado como em um nativo. os aplicativos traduzidos são executados para gerar dados de exibição de saida, os dados de exibição de saída sendo codificados em um formato de midia adequado para streaming de video, e o fluxo de vídeo sendo disponibilizado através de uma rede para um dispositivo de cliente. em uma modalidade, um ou mais processadores gráficos auxiliam os processadores centrais dos servidores, acelerando a renderização de saída do aplicativo, e um codificador de mídia codifica a saída do aplicativo em um formato de mídia
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公开(公告)号：GB2512470B
公开(公告)日：2015-06-03
申请号：GB201402776
申请日：2014-02-17
Applicant: INTEL CORP
Inventor： RASH WILLIAM C , HAHN SCOTT D , TOLL BRET L , HINTON GLENN J
Abstract: Systems and methods for implementing transactional memory access. An example method may comprise initiating a memory access transaction; executing a transactional read operation, using a first buffer associated with a memory access tracking logic, with respect to a first memory location, and/or a transactional write operation, using a second buffer associated with the memory access tracking logic, with respect to a second memory location; executing a non-transactional read operation with respect to a third memory location, and/or a non-transactional write operation with respect to a fourth memory location; responsive to detecting, by the memory access tracking logic, access by a device other than the processor to the first memory location or the second memory location, aborting the memory access transaction; and completing, irrespectively of the state of the third memory location and the fourth memory location, the memory access transaction responsive to failing to detect a transaction aborting condition.
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公开(公告)号：GB2512470A
公开(公告)日：2014-10-01
申请号：GB201402776
申请日：2014-02-17
Applicant: INTEL CORP
Inventor： RASH WILLIAM C , HAHN SCOTT D , TOLL BRET L , HINTON GLENN J
Abstract: Disclosed are systems and methods of implementing transactional memory access. The method starts by a processor initiating a memory access transaction, executing a transactional read operation, using a first buffer associated with a memory access tracking logic, with respect to a first memory location, and/or a transactional write operation, using a second buffer associated with the memory access tracking logic, with respect to a second memory location. Next, a non-transactional read operation with respect to a third memory location, and/or a non-transactional write operation with respect to a fourth memory location, is executed. If access by a device other than the processor to the first or second memory location is detected by the memory access tracking logic, the memory access transaction is aborted. If the logic fails to detect a transaction aborting condition, irrespectively of the state of the third and fourth memory locations, the memory access transaction is completed.
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公开(公告)号：DE112013005287T5
公开(公告)日：2015-08-27
申请号：DE112013005287
申请日：2013-06-25
Applicant: INTEL CORP
Inventor： NARVAEZ PAOLO , SRINIVASA GANAPATI N , GORBATOV EUGENE , SUBBAREDDY DHEERAJ R , NAIK MISHALI , NAVEH ALON , PRABHAKARAN ABIRAMI , WEISSMANN ELIEZER , KOUFATY DAVID A , BRETT PAUL , HAHN SCOTT D , HERDRICH ANDREW J , KHANNA GAURAV , FENGER RUSSELL J , BIGBEE BRYANT E , HENROID ANDREW D
IPC: G06F9/44
Abstract: Es wird eine heterogene Prozessorarchitektur beschrieben. Zum Beispiel umfasst ein Prozessor gemäß einer Ausführungsform der Erfindung: einen Satz von zwei oder mehr kleinen physischen Prozessorkernen; wenigstens einen großen physischen Prozessorkern mit Verarbeitungsfähigkeiten mit einer relativ höheren Leistung und einem relativ höheren Stromverbrauch im Vergleich zu den kleinen physischen Prozessorkernen; eine Virtuell-aufphysisch-(V-P-)-Abbildungslogik zum Offenbaren des Satzes von zwei oder mehr kleinen physischen Prozessorkernen gegenüber der Software durch einen entsprechenden Satz von virtuellen Kernen und zum Verbergen des wenigstens einen großen physischen Prozessorkerns vor der Software.
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公开(公告)号：GB2514222A
公开(公告)日：2014-11-19
申请号：GB201404232
申请日：2014-03-11
Applicant: INTEL CORP
Inventor： MUTHIAH BHARATH , RASH WILLIAM BILL , HINTON GLENN J , DIXON MARTIN G , HAHN SCOTT D , PAPWORTH DAVID B
Abstract: A system comprises a server which includes a processor having a first instruction set, wherein the server translates binary code having a second instruction set into an executable binary having the first instruction set. The server then executes the binary to generate a frame of rendered output, and this is transmitted to and displayed on a client device. The frame may be encoded into a media format before transmission. The translation, rendering, encoding and delivery process may be governed by Quality of Service (QoS) criteria, such as resolution, location, type and decode capabilities of the client device. A processor of the client device may have the second instruction set, and may request an application from the server. The binary translation may occur within a virtual machine.
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