公开(公告)号：CN105556676A

公开(公告)日：2016-05-04

申请号：CN201380079113.9

申请日：2013-09-27

Applicant: 英特尔公司

Inventor： G·杜威 ,  M·拉多萨夫列维奇 ,  R·皮拉里塞泰 ,  M·V·梅茨

IPC: H01L29/778

CPC classification number: H01L29/775 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/0673 ,  H01L29/155 ,  H01L29/205 ,  H01L29/42364 ,  H01L29/42392 ,  H01L29/4908 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66469 ,  H01L29/78681 ,  H01L29/78696

Abstract: 本发明描述了具有Ⅲ-Ⅴ族材料有源区和渐变栅极电介质的半导体器件以及制造这种器件的方法。在示例中，半导体器件包括设置在衬底上方的Ⅲ-Ⅴ族材料沟道区。栅极叠置体设置在所述Ⅲ-Ⅴ族材料沟道区上。所述栅极叠置体包括直接设置在Ⅲ-Ⅴ材料沟道区与栅极电极之间的渐变高k栅极电介质层。所述渐变高k栅极电介质层在邻近所述Ⅲ-Ⅴ材料沟道区处具有较低的介电常数，并且在邻近所述栅极电极处具有较高的介电常数。源极区/漏极区设置在所述栅极叠置体的任一侧上。

公开(公告)号：CN103299427B

公开(公告)日：2016-03-16

申请号：CN201180063345.6

申请日：2011-12-20

Applicant: 英特尔公司

Inventor： N·慕克吉 ,  G·杜威 ,  M·拉多萨夫列维奇 ,  R·S·周 ,  M·V·梅茨

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/28575 ,  H01L29/66446

Abstract: 主要提出了一种通过使用源极和漏极中的III-V族半导体中间层来减小N沟道晶体管的接触电阻的方法。在这方面，介绍了一种器件，其包括：N型晶体管，具有源极区域和漏极区域；第一层间电介质层，邻近所述晶体管；沟槽，穿过所述第一层间电介质层至所述源极区域；以及所述沟槽中的导电的源极接触部，所述源极接触部通过III-V族半导体中间层而与所述源极区域分隔开。也公开且要求保护了其它的实施例。

公开(公告)号：CN104813443A

公开(公告)日：2015-07-29

申请号：CN201380060586.4

申请日：2013-06-29

Applicant: 英特尔公司

Inventor： B·舒-金 ,  V·H·勒 ,  R·S·周 ,  S·达斯古普塔 ,  G·杜威 ,  N·戈埃尔 ,  J·T·卡瓦列罗斯 ,  M·V·梅茨 ,  N·慕克吉 ,  R·皮拉里塞泰 ,  W·拉赫马迪 ,  M·拉多萨夫列维奇 ,  H·W·田 ,  N·M·泽利克

IPC: H01L21/20

CPC classification number: H01L29/1033 ,  H01L21/3086 ,  H01L29/04 ,  H01L29/0665 ,  H01L29/0669 ,  H01L29/0673 ,  H01L29/165 ,  H01L29/267 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/775 ,  H01L29/785 ,  H01L29/78696

Abstract: 本发明的实施例包括外延层，所述外延层以容许所述层弛豫两个自由度或三个自由度的方式直接接触例如纳米线、鳍和柱。所述外延层可以包括在晶体管的沟道区中。可以去除纳米线、鳍或柱，以更易于接近外延层。这样做可以容许“环绕式栅极”结构，其中，栅极围绕外延层的顶部、底部和侧壁。本文还描述了其它实施例。

公开(公告)号：CN104160478A

公开(公告)日：2014-11-19

申请号：CN201180076458.X

申请日：2011-12-28

Applicant: 英特尔公司

Inventor： N·慕克吉 ,  M·V·梅茨 ,  J·M·鲍尔斯 ,  V·H·勒 ,  B·朱-金 ,  M·R·勒梅 ,  M·拉多萨夫列维奇 ,  N·戈埃尔 ,  L·周 ,  P·G·托尔钦斯基 ,  J·T·卡瓦列罗斯 ,  R·S·周

IPC: H01L21/20 ,  H01L29/778

CPC classification number: H01L29/06 ,  H01L21/0237 ,  H01L21/0245 ,  H01L21/02455 ,  H01L21/02494 ,  H01L21/02502 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/02513 ,  H01L21/02532 ,  H01L21/02538 ,  H01L21/02587 ,  H01L21/0259 ,  H01L21/02617 ,  H01L21/02636 ,  H01L21/02658 ,  H01L21/02664

Abstract: 本发明描述了在非天然表面上形成具有减小的表面粗糙度和体缺陷密度的异质层的方法以及由此形成的器件。在一个实施例中，该方法包括提供带有具有晶格常数的顶表面的衬底以及将第一层沉积在衬底的顶表面上。第一层具有顶表面，该顶表面的晶格常数不同于衬底的顶表面的第一晶格常数。第一层被退火并抛光以形成抛光表面。第二层然后沉积在抛光表面之上。

公开(公告)号：CN102687273A

公开(公告)日：2012-09-19

申请号：CN201080060555.5

申请日：2010-12-09

Applicant: 英特尔公司

Inventor： R·皮尔拉瑞斯帝 ,  B-Y·金 ,  B·楚-昆古 ,  M·V·梅茨 ,  J·T·卡瓦利罗斯 ,  M·拉多萨佛杰维科 ,  R·科托尔亚 ,  W·瑞驰梅迪 ,  N·穆克赫吉 ,  G·德威 ,  R·乔

IPC: H01L29/772 ,  H01L21/335

CPC classification number: H01L27/092 ,  H01L21/02532 ,  H01L21/02546 ,  H01L21/283 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/155 ,  H01L29/165 ,  H01L29/267 ,  H01L29/517 ,  H01L29/66431 ,  H01L29/66522 ,  H01L29/66553 ,  H01L29/775 ,  H01L29/7782

Abstract: 一种量子阱晶体管具有锗量子阱沟道区。含硅的蚀刻停止层提供栅电介质接近沟道的容易放置。III-V族势垒层对沟道增加应变。沟道区之上和之下的缓变硅锗层改进了性能。多种栅电介质材料允许使用高k值栅电介质。

公开(公告)号：CN102087999A

公开(公告)日：2011-06-08

申请号：CN201010591397.8

申请日：2004-12-21

Applicant: 英特尔公司

Inventor： J·卡瓦利罗斯 ,  J·K·布拉斯克 ,  M·L·多茨 ,  S·A·哈尔兰德 ,  M·V·梅茨 ,  C·E·巴恩斯 ,  R·S·仇

IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/49 ,  H01L29/51

CPC classification number: H01L29/517 ,  H01L21/823842 ,  H01L29/495 ,  H01L29/66545 ,  Y10S438/926

Abstract: 本发明涉及用于集成替换金属栅极结构的方法。本发明描述了形成微电子器件的方法和相关结构。那些方法包括：提供包括包含n-型栅极材料的第一晶体管结构和包含p-型栅极材料的第二晶体管结构的衬底，选择性地去除n-型栅极材料以在第一栅极结构中形成凹进，然后用n-型金属栅极材料填充该凹进。

公开(公告)号：CN116314088A

公开(公告)日：2023-06-23

申请号：CN202211462451.8

申请日：2022-11-21

Applicant: 英特尔公司

Inventor： C·H·内勒 ,  C·J·杰泽斯基 ,  J·D·比勒费尔德 ,  J-R·陈 ,  R·V·谢比亚姆 ,  M·J·科布林斯基 ,  M·V·梅茨 ,  S·B·格伦迪宁 ,  S·李 ,  K·P·奥布莱恩 ,  K·K·马克西 ,  A·V·佩努马季哈 ,  C·J·多罗 ,  U·E·阿维奇

IPC: H01L23/482 ,  H01L23/532 ,  H01L21/3205

Abstract: 本文描述了具有由MX或MAX材料形成的导电区域的集成电路装置。MAX材料是分层的六方碳化物和氮化物，其包括前过渡金属(M)和A族元素(A)。MX材料去除了A族元素。MAX和MX材料是高度导电的，并且它们的二维层结构允许形成非常薄的层。MAX或MX材料可以用于形成IC电路的几种导电元件，包括接触部、互连或者用于接触部或互连的衬层或阻挡区域。

公开(公告)号：CN116266591A

公开(公告)日：2023-06-20

申请号：CN202211460457.1

申请日：2022-11-17

Applicant: 英特尔公司

Inventor： N·K·托马斯 ,  E·马特森 ,  S·李 ,  S·阿塔纳索夫 ,  C·J·杰泽斯基 ,  C·穆赫塔尔扎德 ,  T·迈克洛斯 ,  I-C·邓 ,  C·C·郭 ,  S·B·克伦德宁 ,  M·V·梅茨

IPC: H01L27/088 ,  H01L27/092 ,  H01L29/06 ,  H01L29/49 ,  H01L29/78 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8238

Abstract: 一种集成电路包括下器件部分和上器件部分，所述下器件部分和所述上器件部分包括在分隔开的垂直堆叠体中的第一源极区和漏极区之间水平延伸的半导体材料的主体。第一栅极结构在所述下器件部分中的主体周围并且包括第一栅电极和第一栅极电介质。第二栅极结构在所述上器件部分中的主体周围并且包括第二栅电极和第二栅极电介质，其中，所述第一栅极电介质与所述第二栅极电介质组分不同。在一些实施例中，偶极子物质在所述第一栅极电介质中具有第一浓度，在所述第二栅极电介质中具有不同的第二浓度。还公开了一种制造方法。

公开(公告)号：CN115863431A

公开(公告)日：2023-03-28

申请号：CN202211022146.7

申请日：2022-08-24

Applicant: 英特尔公司

Inventor： 童奕澄 ,  A·V·佩努马查 ,  成承训 ,  S·阿塔纳索夫 ,  J·T·卡瓦利罗斯 ,  M·V·梅茨 ,  U·E·阿夫奇 ,  R·拉马默蒂 ,  林家庆 ,  K·奥古斯

IPC: H01L29/78 ,  H01L21/336

Abstract: 本公开涉及晶体管的利用零SIO2中间层工艺的高K或铁电栅极氧化物。在本文中公开的实施例包括晶体管和晶体管栅极堆叠。在实施例中，晶体管栅极堆叠包括半导体沟道。在实施例中，中间层（IL）在半导体沟道上。在实施例中，中间层具有1nm或更小的厚度并且包括锆。在实施例中，栅极电介质在中间层上，并且栅极金属在栅极电介质上。

公开(公告)号：CN108292671B

公开(公告)日：2022-01-18

申请号：CN201580084681.7

申请日：2015-12-17

Applicant: 英特尔公司

Inventor： S·T·马 ,  W·拉赫马迪 ,  M·V·梅茨 ,  C·S·莫哈帕特拉 ,  G·杜威 ,  N·M·拉哈尔-乌拉比 ,  J·T·卡瓦列罗斯 ,  A·S·默西 ,  T·加尼

IPC: H01L29/78 ,  H01L21/336

Abstract: 装置包括：在衬底上的非平面主体，非平面主体包括在阻挡材料上的导电沟道材料；以及在主体上的栅极叠置体，栅极叠置体包括电介质材料和第一栅极电极材料以及第二栅极电极材料，第一栅极电极材料包括第一逸出功，第一栅极电极材料设置在所述沟道材料上，第二栅极电极材料包括不同于所述第一逸出功的第二逸出功，第二栅极电极材料设置在沟道材料上和阻挡材料上。方法包括：在衬底上形成非平面主体，非平面主体包括在阻挡材料上的导电沟道材料；以及在主体上形成栅极叠置体，栅极叠置体包括电介质材料和第一栅极电极材料以及第二栅极电极材料，第一栅极电极材料包括第一逸出功，第一栅极电极材料设置在所述沟道材料上，第二栅极电极材料包括不同于所述第一逸出功的第二逸出功，第二栅极电极材料设置在沟道上和阻挡材料上。