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公开(公告)号：CN107886982A
公开(公告)日：2018-04-06
申请号：CN201710888700.2
申请日：2017-09-27
Applicant: 三星电子株式会社
CPC classification number: G11C11/4091 , G11C5/145 , G11C7/06 , G11C7/12 , G11C16/0483 , G11C16/24 , G11C16/26 , G11C16/32 , G11C27/02 , G11C2013/0042 , G11C2013/0054 , G11C7/08 , G11C5/147
Abstract: 一种补偿跳脱电压的变化的存储器装置及其读取方法。操作存储器装置的方法包括：通过对存储器装置的页缓冲器内的读出锁存器的跳脱电压进行采样来将页缓冲器内的读出节点至少部分地充电至第一预充电电压。因此，读出节点的电压从第一预充电电压被升压到更高的第二预充电电压。然后，在读出节点根据所述存储器装置的存储器单元中的数据对读出节点的电压进行开发。经开发的电压随后被传送到读出锁存器，使得由读出锁存器存储的数据反映存储在存储器单元中的数据的值。
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公开(公告)号：CN107885668A
公开(公告)日：2018-04-06
申请号：CN201710901715.8
申请日：2017-09-28
Applicant: 美光科技公司
Inventor： 作井浩司
IPC: G06F12/06
CPC classification number: G06F12/0246 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/14 , G11C16/26 , H01L27/1052 , H01L27/115 , H01L27/11582 , G06F12/0646
Abstract: 本申请案涉及一种包含具有不同垂直间距的多个选择线和控制线的存储器装置。一些实施例包含设备和形成与操作所述设备的方法。所述设备中的一些包含包含长度的柱、位置沿着所述柱的第一片段的存储器单元串和控制线以及位置沿着所述柱的第二片段的选择线。所述控制线包含至少第一控制线和第二控制线。所述第一控制线邻近所述第二控制线。所述第一控制线与所述第二控制线在所述柱的所述长度的方向上分开第一距离。所述选择线包含至少第一选择线和第二选择线。所述第一选择线与所述第二选择线在所述柱的所述长度的所述方向上分开第二距离。所述第二距离小于所述第一距离。
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公开(公告)号：CN107871522A
公开(公告)日：2018-04-03
申请号：CN201710872278.1
申请日：2017-09-25
Applicant: 三星电子株式会社
CPC classification number: G11C16/3427 , G11C11/5671 , G11C16/0483 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/3459 , G11C16/349 , G11C2211/563 , H01L27/11582 , G11C16/08 , G11C16/24 , G11C16/3404
Abstract: 在非易失性存储设备中读取数据的方法中，所述非易失性存储设备包括被布置在多个字线和多个位线的交叉点处的多个存储单元，接收对所述多个字线中的第一字线的读取请求；对与所述第一字线相邻的第二字线执行读取操作；以及基于从所述第二字线的存储单元读取的数据对所述第一字线执行读取操作。通过基于从所述第二字线的存储单元读取的数据的编程状态和所述非易失性存储设备的操作参数中的至少一个来调整被在所述第一字线的读取操作期间施加到所述第一字线的恢复读取电压的电平，而执行对所述第一字线的读取操作。
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公开(公告)号：CN103578538B
公开(公告)日：2018-04-03
申请号：CN201210460697.1
申请日：2012-11-15
Applicant: 爱思开海力士有限公司
CPC classification number: G11C16/16 , G11C11/5642 , G11C16/02 , G11C16/0483 , G11C16/14 , G11C16/26
Abstract: 本发明公开了一种半导体存储器件及其操作方法，所述半导体存储器件包括：存储器单元阵列，所述存储器单元阵列包括多个存储块，每个存储块包括多个页，其中，所述多个页中的每个包括指示数据是否储存在相应页中的至少一个标志单元；以及外围电路，所述外围电路被配置成响应于擦除请求来从选中的存储块的标志单元中读取数据，并且基于标志单元的数据而省略对选中的存储块的擦除操作。
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公开(公告)号：CN107851657A
公开(公告)日：2018-03-27
申请号：CN201680040486.9
申请日：2016-06-17
Applicant: 硅存储技术公司
IPC: H01L29/423 , H01L29/788 , H01L27/11521 , H01L27/11524 , H01L21/336 , H01L21/28 , G11C16/26
CPC classification number: H01L27/11524 , G11C16/26 , H01L21/28273 , H01L27/11521 , H01L29/42328 , H01L29/66825 , H01L29/7881 , H01L29/7883
Abstract: 本发明公开了一种存储器设备，所述存储器设备包括硅半导体衬底，形成于所述衬底中且其间具有沟道区的间隔开的源极区和漏极区，以及设置在所述沟道区的第一部分和所述源极区的第一部分上方的导电浮栅。擦除栅包括第一部分和第二部分，所述第一部分与所述浮栅横向相邻且在所述源极区上方，并且所述第二部分向上且在所述浮栅上方延伸。导电字线栅设置在所述沟道区的第二部分上方。所述字线栅与所述浮栅横向相邻地设置，并且不包括设置在所述浮栅上方的部分。将所述字线栅与所述沟道区的第二部分分开的绝缘厚度小于将所述浮栅与所述擦除栅分开的绝缘厚度。
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Patent Agency Ranking
公开(公告)号：CN107851455A
公开(公告)日：2018-03-27
申请号：CN201680046673.8
申请日：2016-08-05
Applicant: 英特尔公司
Inventor： A·戈达 , G·R·沃尔斯滕霍姆 , T·田中
IPC: G11C16/16
CPC classification number: G11C16/16 , G11C16/0483 , G11C16/26 , G11C16/3495
Abstract: 实施例描述了用于包括三维(3D)存储器阵列的装置的技术和配置，该三维(3D)存储器阵列具有多个存储器单元串，其中，各个串可以具有对应于不同存储器块(例如，每个串的多个存储器块)的存储器单元。例如，串的第一组存储器单元可以包括在第一存储器块中，并且串的第二组存储器单元可以包括在第二存储器块中。存储器器件可以包括设置在与第一存储器块相关联的字线和与第二存储器块相关联的字线之间的分隔器字线。分隔器字线可以在存储器器件的各种操作期间接收不同的偏置电压。此外，可以基于第二存储器块是否被编程来选择字线偏置方案以对第一存储器块进行编程。其它实施例可以被描述和/或要求保护。
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公开(公告)号：CN107799149A
公开(公告)日：2018-03-13
申请号：CN201710266574.7
申请日：2017-04-21
Applicant: 爱思开海力士有限公司
IPC: G11C16/34
CPC classification number: G11C29/50004 , G06F11/1044 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/3454 , G11C16/3459 , G11C16/349 , G11C29/021 , G11C29/028 , G11C29/42 , G11C29/52 , G11C2029/5004 , G11C16/3436
Abstract: 本发明公开一种数据存储装置，其包括：非易失性存储器装置；以及控制单元，其适于控制对非易失性存储器装置的第一页面的存储器单元的编程操作，并且在编程操作失败的情况下处理编程失败，其中控制单元改变读取电压以用于区分擦除状态和具有最邻近于擦除状态的阈值电压的编程状态，通过将改变的读取电压施加到第一页面的存储器单元来读出数据，并且根据将通过施加改变的读取电压而读出的数据的翻转位的数量与参考值进行比较的结果来对存储在第一页面的存储器单元中的数据执行错误处理操作。
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公开(公告)号：CN107767920A
公开(公告)日：2018-03-06
申请号：CN201710970307.8
申请日：2013-07-31
Applicant: 美光科技公司
Inventor： 西瓦格纳纳穆·帕塔萨拉蒂 , 帕特里克·R·哈亚特 , 穆斯塔法·N·凯纳克 , 罗伯特·B·艾森胡特
CPC classification number: G11C11/5642 , G06F11/1048 , G06F11/1068 , G06F11/1072 , G11C16/0483 , G11C16/06 , G11C16/26 , G11C16/3418 , G11C29/52
Abstract: 本发明包含与处于邻近数据状态之间的谷值中的存储器单元状态有关的设备及方法。若干种方法可包含确定存储器单元的状态是否处于与相应数据状态相关联的邻近状态分布之间的谷值中。所述方法还可包含发射指示所述存储器单元的数据状态及所述存储器单元的所述状态是否处于所述谷值中的信号。
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公开(公告)号：CN107767914A
公开(公告)日：2018-03-06
申请号：CN201710144254.4
申请日：2017-03-10
Applicant: 东芝存储器株式会社
CPC classification number: G11C16/26 , G11C7/1063 , G11C11/5642 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/3427
Abstract: 实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置包含：第1及第2存储器单元；第1及第2字线，分别连接在第1及第2存储器单元；以及控制电路，分别响应第1及第2指令集而执行读取动作。控制电路能够执行使用互不相同的第1至第3电压分别读取数据的第1序列及使用基于第1序列的结果的电压读取数据的第2序列。在基于第1指令集的第1存储器单元的读取动作中，连续地执行第1及第2序列。在接下来的基于第2指令集的第2存储器单元的读取动作中，执行基于第1存储器单元的读取动作中的第1序列的结果的第2序列。
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公开(公告)号：CN107767912A
公开(公告)日：2018-03-06
申请号：CN201710134242.3
申请日：2017-03-08
Applicant: 东芝存储器株式会社
CPC classification number: G06F13/4068 , G06F13/1668 , G11C16/26 , G11C16/10 , G11C7/1051 , G11C7/1078
Abstract: 本发明的实施方式提供一种能够提高动作可靠性的半导体装置。实施方式的半导体装置具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与多个第1输入输出电路分别对应；用于第1通道的多个第2输入输出电路；多个第2输入输出垫，与多个第2输入输出电路分别对应；及输入电路，配置于多个第1输入输出垫的行与多个第2输入输出垫的行之间，进行将来自多个第1输入输出电路及多个第2输入输出电路的数据向存储器的输入。于存储器中，基于输入的时钟信号的上升及下降，取得从多个第1输入输出垫及多个第2输入输出垫向存储器输入的数据。
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