公开(公告)号：WO2014089438A9

公开(公告)日：2015-05-14

申请号：PCT/US2013073590

申请日：2013-12-06

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/772 ,  H01L21/033 ,  H01L21/308

CPC classification number: H01L29/785 ,  H01L29/66795

Abstract: A FinFET structure is formed by forming a hardmask layer on a substrate including a silicon-containing layer on an insulating layer. The hardmask layer includes first, second and third layers on the silicon-containing layer. An array of fins is formed from the hardmask layer and the silicon-containing layer. A gate is formed covering a portion but not all of a length of each of the array of fins. The portion covers each of the fins in the array. The gate defines source/drain regions on either side of the gate. A spacer is formed on each side of the gate, the forming of the spacer performed to remove the third layer from portions of the fins in the source/drain regions. The second layer of the hardmask layer is removed from the portions of the fins in the source/drain regions, and the fins in the source/drain regions are merged.

Abstract translation: 通过在绝缘层上包含含硅层的衬底上形成硬掩模层来形成FinFET结构。 硬掩模层包括含硅层上的第一层，第二层和第三层。 翅片阵列由硬掩模层和含硅层形成。 形成盖子，其覆盖翅片阵列中的每一个的一部分而不是全部长度。 该部分覆盖阵列中的每个翅片。 门限定栅极两侧的源/漏区。 隔离件形成在栅极的每一侧上，形成间隔物以进行以从源极/漏极区域中的鳍片的部分去除第三层。 硬掩模层的第二层从源极/漏极区域中的鳍片的部分去除，并且源极/漏极区域中的鳍片被合并。

公开(公告)号：WO2013101790A3

公开(公告)日：2015-06-11

申请号：PCT/US2012071579

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  BU HUIMING ,  HAENSCH WILFRIED ,  LEOBANDUNG EFFENDI ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L21/00

CPC classification number: H01L29/41791 ,  H01L29/66795

Abstract: A method is provided for fabricating a finFET device. Fin structures are formed over a BOX layer. The fin structures include a semiconductor layer and extend in a first direction. A gate stack is formed on the BOX layer over the fin structures and extending in a second direction. The gate stack includes a high-K dielectric layer and a metal gate. Gate spacers are formed on sidewalls of the gate stack, and an epi layer is deposited to merge the fin structures. Ions are implanted to form source and drain regions, and dummy spacers are formed on sidewalls of the gate spacers. The dummy spacers are used as a mask to recess or completely remove an exposed portion of the epi layer. Silicidation forms silicide regions that abut the source and drain regions and each include a vertical portion located on the vertical sidewall of the source or drain region.

Abstract translation: 提供了一种用于制造finFET器件的方法。 翅片结构形成在BOX层上。 翅片结构包括半导体层并沿第一方向延伸。 栅极叠层形成在鳍状结构上的BOX层上并沿第二方向延伸。 栅极堆叠包括高K电介质层和金属栅极。 栅极间隔物形成在栅极堆叠的侧壁上，并且沉积外延层以使翅片结构合并。 植入离子以形成源极和漏极区，并且在栅极间隔物的侧壁上形成虚设间隔物。 虚拟间隔物用作掩模以凹进或完全去除外延层的暴露部分。 硅化形成邻接源极和漏极区域的硅化物区域，并且每个都包括位于源极或漏极区域的垂直侧壁上的垂直部分。

公开(公告)号：DE112013005871T5

公开(公告)日：2015-08-20

申请号：DE112013005871

申请日：2013-12-06

Applicant: IBM

Inventor： VEERARAGHAVAN S BASKER ,  LEOBANDUNG EFFENDI ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/772 ,  H01L21/033 ,  H01L21/308

Abstract: Eine FinFET-Struktur wird durch Ausbilden einer Hartmaskenschicht auf einem Substrat ausgebildet, das eine siliciumhaltige Schicht auf einer Isolationsschicht beinhaltet. Die Hartmaskenschicht beinhaltet eine erste, eine zweite und eine dritte Schicht auf der siliciumhaltigen Schicht. Ein Array von Finnen wird aus der Hartmaskenschicht und der siliciumhaltigen Schicht ausgebildet. Ein Gate wird so ausgebildet, dass es einen Abschnitt, jedoch nicht eine gesamte Länge einer jeden des Arrays von Finnen bedeckt. Der Abschnitt bedeckt jede der Finnen in dem Array. Das Gate definiert Source-/Drain-Bereiche auf beiden Seiten des Gates. Ein Abstandselement wird auf jeder Seite des Gates ausgebildet, wobei das Ausbilden des Abstandselements dazu durchgeführt wird, die dritte Schicht von Abschnitten der Finnen in den Source-/Drain-Bereichen zu entfernen. Die zweite Schicht der Hartmaskenschicht wird von den Abschnitten der Finnen in den Source-/Drain-Bereichen entfernt, und die Finnen in den Source-/Drain-Bereichen werden zusammengeführt.

公开(公告)号：DE112014005373T5

公开(公告)日：2016-08-11

申请号：DE112014005373

申请日：2014-10-10

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  LIU ZUOGUANG ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L21/336 ,  H01L21/20 ,  H01L29/78

Abstract: Ausführungsformen betreffen das Bilden einer Struktur, welche mindestens eine Finne, ein Gate und einen Abstandhalter aufweist, das Anwenden eines Temperverfahrens auf die Struktur, um zwischen der mindestens einen Finne und dem Abstandhalter eine Lücke zu erzeugen, und das Anwachsen einer epitaxialen Halbleiterschicht in der Lücke zwischen dem Abstandhalter und der mindestens einen Finne.

公开(公告)号：DE112012004932B4

公开(公告)日：2015-12-03

申请号：DE112012004932

申请日：2012-11-01

Applicant: IBM

Inventor： BU HUIMING ,  LEOBANDUNG EFFENDI ,  STANDAERT THEODORUS E ,  YEH CHUN-CHEN ,  BASKER VEERARAGHAVAN S ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L21/8234 ,  H01L21/84 ,  H01L27/088

Abstract: Verfahren zur Herstellung eines MOSFET, aufweisend: Bereitstellen eines Substrats mit einer Vielzahl von Rippen; Bilden eines Gate-Stapels über dem Substrat, wobei der Gate-Stapel mindestens eine Seitenwand hat; Bilden eines Versatz-Abstandshalters benachbart zu der Seitenwand des Gate-Stapels; Züchten einer epitaktischen Dünnschicht, welche die Rippen verbindet, um eine epi-merge Schicht zu bilden; Bilden eines Dummy-Abstandshalters benachbart zu mindestens einem Teil des Versatz-Abstandshalters; Entfernen eines Teils der epi-merge Schicht, um eine epi-merge Seitenwand und ein epi-merge Abstandshalter-Gebiet zu bilden, wobei die epi-merge Seitenwand dadurch gebildet wird, dass der unter dem Dummy-Abstandshalter liegende Teil der epi-merge Schicht vor dem Entfernen der epi-merge Schicht durch Ätzen geschützt ist und wobei das epi-merge Abstandshalter-Gebiet der Teil der epi-merge Schicht ist, der nicht geätzt wurde, da er durch den Dummy-Abstandshalter geschützt ist; Bilden eines Silicids mit der epi-merge Seitenwand, um ein Seitenwand-Silicid zu bilden; und Abscheiden einer Verspannungsschicht über dem Substrat.

公开(公告)号：DE112014000380T5

公开(公告)日：2015-10-08

申请号：DE112014000380

申请日：2014-02-07

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L27/108

Abstract: Ein Verfahren zum Bilden einer FinFET-Struktur (200) mit einem Metall-Isolator-Metall-Kondensator. Auf einem Halbleitersubstrat (202, 204) werden Fins (206) aus Silicium gebildet, gefolgt von der Bildung des Metall-Isolator-Metall-Kondensators auf den Fins (206) aus Silicium mittels Abscheiden von aufeinanderfolgenden Schichten aus einer ersten Schicht (208) aus Titannitrid, einer dielektrischen Schicht (210) sowie einer zweiten Schicht (212) aus Titannitrid. Über den Schichten (208, 210, 212) des Metall-Isolator-Metall-Kondensators wird eine Schicht (214) aus Polysilicium abgeschieden, gefolgt von einem Zurückätzen der Schicht (214) aus Polysilicium und der Schichten (208, 210, 212) des Metall-Isolator-Metall-Kondensators von Enden der Fins (206) aus Silicium aus derart, dass die ersten und die zweiten Enden der Fins (206) aus Silicium aus der Schicht (214) aus Polysilicium hervorragen.

公开(公告)号：DE112012001089T5

公开(公告)日：2014-06-26

申请号：DE112012001089

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

Abstract: Ein Verfahren zum Ausbilden einer Halbleiterstruktur beinhaltet ein Ausbilden einer verspannungsinduzierenden Schicht über einer oder mehreren teilfertigen Feldeffekttransistor(FET)-Einheiten, die über einem Substrat angeordnet sind, wobei die eine oder die mehreren teilfertigen FET-Einheiten Opfer-Dummy-Gate-Strukturen beinhalten; ein Planarisieren der verspannungsinduzierenden Schicht und Entfernen der Opfer-Dummy-Gate-Strukturen; und im Anschluss an das Planarisieren der verspannungsinduzierenden Schicht und an das Entfernen der Opfer-Dummy-Gate-Strukturen ein Durchführen einer Ultraviolett(UV)-Härtung der verspannungsinduzierenden Schicht, um einen Wert einer durch die verspannungsinduzierende Schicht auf Kanalbereiche der einen oder der mehreren teilfertigen FET-Strukturen aufgebrachten Ausgangsverspannung zu erhöhen.

公开(公告)号：DE102016105520A1

公开(公告)日：2016-09-29

申请号：DE102016105520

申请日：2016-03-24

Applicant: IBM

Inventor： S BASKER VEERARAGHAVAN ,  LIU ZUOGUANG ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/78 ,  H01L21/20 ,  H01L21/336

Abstract: Eine Technik bezieht sich auf einen zweifachen epitaxialen Prozess einer Einheit. Ein erster Abstandshalter wird auf einem Substrat, einem Dummy-Gate sowie einer Hartmaske angeordnet. Ein erstes Gebiet erstreckt sich von dem Gate aus in einer ersten Richtung, und ein zweites Gebiet erstreckt sich in einer entgegengesetzten Richtung. Auf dem ersten Abstandshalter wird ein dotierter zwischenliegender Abstandshalter angeordnet. Auf dem Substrat wird ein erster Bereich geöffnet, indem der erste Abstandshalter und der zwischenliegende Abstandshalter bei dem ersten Bereich entfernt werden. In dem ersten Bereich wird eine erste epitaxiale Schicht angeordnet. Der zwischenliegende Abstandshalter wird von dem ersten Gebiet entfernt. Auf dem zwischenliegenden Abstandshalter wird ein zweiter Abstandshalter angeordnet. Auf dem Substrat wird ein zweiter Bereich geöffnet, indem der erste Abstandshalter, der zwischenliegende Abstandshalter sowie der zweite Abstandshalter entfernt werden. In dem zweiten Bereich wird eine zweite epitaxiale Schicht angeordnet. Die Breite der zweiten epitaxialen Schicht wird mittels eines Tempervorgangs vergrößert, der bewirkt, dass der Dotierstoff in der zwischenliegenden Abstandshalterschicht in die zweite epitaxiale Schicht hinein strömt.

公开(公告)号：GB2503848B

公开(公告)日：2015-07-29

申请号：GB201318709

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/8232 ,  H01L29/78

公开(公告)号：GB2521719A

公开(公告)日：2015-07-01

申请号：GB201418162

申请日：2014-10-14

Applicant: IBM

Inventor： YIN YUNPENG ,  TSENG CHIAHSUN ,  HE HONG ,  YEH CHUN-CHEN

IPC: H01L21/8234 ,  H01L27/108

Abstract: There is disclosed a structure with a plurality of sidewalls formed in or on a plurality of mandrels over a semiconductor substrate 102 such that each of the mandrels includes a first sidewall composed of a first material 504 and a second sidewall composed of a second material 502 that is different from the first material. The two sidewalls can be deposited using an angled ion implantation. The first sidewall of a first mandrel of the plurality of mandrels is selectively removed. In addition, a pattern composed of remaining sidewalls of the plurality of sidewalls is transferred onto an underlying layer to form a hard mask in the underlying layer using a sidewall image transfer method. Further, the fins are formed by employing the hard mask and etching semiconducting material in the substrate.