公开(公告)号：KR1020100063577A

公开(公告)日：2010-06-11

申请号：KR1020080122151

申请日：2008-12-03

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  김보우 ,  우종창 ,  강진영 ,  박건식 ,  박종문 ,  유성욱

IPC: B24B37/00 ,  B24B37/34 ,  H01L21/304

CPC classification number: B24B37/04 ,  B24B37/20 ,  B24B37/34 ,  B24B57/02

Abstract: PURPOSE: A chemical mechanical polishing apparatus is provided to improve flatness and uniformity of a CMP(Chemical Mechanical Polishing) process by smoothly letting abrasive into the center of a workpiece. CONSTITUTION: A chemical mechanical polishing apparatus(1) comprises a movable device frame(10), a workpiece polishing unit(30), and workpiece holder unit(50). The movable device frame is movably installed in an equipment base(10a). The workpiece polishing unit is rotatably installed between the device frames to grind the workpiece. The workpiece holder unit is installed on the lower part of the workpiece polishing unit. The workpiece is mounted on the workpiece holder unit.

Abstract translation: 目的：提供化学机械抛光装置，通过平滑地将研磨剂放入工件的中心来提高CMP（化学机械抛光）工艺的平整度和均匀性。 构成：化学机械抛光装置（1）包括可移动装置框架（10），工件抛光单元（30）和工件保持单元（50）。 可移动装置框架可移动地安装在设备基座（10a）中。 工件抛光单元可旋转地安装在装置框架之间以研磨工件。 工件保持单元安装在工件抛光单元的下部。 工件安装在工件支架单元上。

公开(公告)号：KR1020090064932A

公开(公告)日：2009-06-22

申请号：KR1020070132317

申请日：2007-12-17

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  이주욱 ,  강진영 ,  구용서

IPC: H01L27/04

CPC classification number: H01L29/7436

Abstract: An ESD(ElectroStatic Discharge) protection element is provided to form a protection circuit satisfactory for various ESD performance indexes by forming a CMOS structure in a SCR structure in order to form a new structure thereof. A drain terminal of a PMOS field effect transistor(PMOSFET)(123) is connected to an anode terminal formed on a semiconductor substrate. A source terminal(122) of a first NMOS field effect transistor(NMOSFET)(113) is connected to a cathode terminal(101) formed on the semiconductor substrate. A plurality of RC networks are connected to a gate terminal of the PMOSFET and a gate terminal of the NMOSFET, respectively in order to apply biases. A source terminal of the PMOSFET is connected with a drain terminal through a metal.

Abstract translation: 提供ESD（静电放电）保护元件，通过在SCR结构中形成CMOS结构以形成新的结构，形成满足各种ESD性能指标的保护电路。 PMOS场效应晶体管（PMOSFET）（123）的漏极端子连接到形成在半导体衬底上的阳极端子。 第一NMOS场效应晶体管（NMOSFET）（113）的源极端子（122）连接到形成在半导体衬底上的阴极端子（101）。 多个RC网络分别连接到PMOSFET的栅极端子和NMOSFET的栅极端子以施加偏压。 PMOSFET的源极端子通过金属与漏极端子连接。

公开(公告)号：KR100620911B1

公开(公告)日：2006-09-13

申请号：KR1020040091710

申请日：2004-11-11

Applicant: 한국전자통신연구원

Inventor： 유성욱 ,  박종문 ,  박건식 ,  윤용선 ,  김상기 ,  배윤규 ,  임병원 ,  구진근 ,  김보우

IPC: H01L21/60

Abstract: 본 발명은 반도체 소자의 골드 범프 제조방법에 관한 것으로, 기판 상부의 소정 영역에 금속 패드를 형성한 후 상기 금속 패드의 소정 영역이 노출되도록 전체 상부에 보호층을 형성하는 단계와, 노출된 상기 금속 패드 및 상기 보호층의 상부에 소정 두께의 확산 방지층, 접착층 및 포토 레지스트층을 순차적으로 형성하는 단계와, 상기 확산 방지층의 소정 영역이 노출되도록 상기 포토 레지스트층 및 상기 접착층을 순차적으로 제거한 후 상기 결과물의 전체 상부에 씨드 금속층을 형성하는 단계와, 상기 씨드 금속층의 상부에 소정 두께의 골드 범프를 형성한 후 상기 포토 레지스트층의 일부가 노출되도록 상대적으로 두께가 얇은 부분에 형성된 골드 범프와 상기 씨드 금속층을 제거하는 단계와, 상기 접착층이 노출되도록 상기 금속 패드의 상측에 형성된 골드 범프 이외에 형성된 골드 범프, 상기 씨드 금속층 및 상기 포토 레지스트층을 제거한 후 노출된 상기 접착층과 상기 확산 방지층을 순차적으로 제거하는 단계를 포함함으로써, 포토 레지스트층의 들뜸 현상을 억제시킬 수 있으며, 노광 및 현상 과정에서 현상용액에 의한 씨드 금속층의 부식현상으로 범프의 전단강도가 약화되는 문제점을 억제할 수 있는 효과가 있다.
반도체 소자, 골드 범프, 금속 패드, 확산 방지층, 접착층, 씨드 금속층

公开(公告)号：KR1020060032448A

公开(公告)日：2006-04-17

申请号：KR1020040081397

申请日：2004-10-12

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  유성욱 ,  윤용선 ,  김상기 ,  배윤규 ,  임병원 ,  구진근 ,  김보우

IPC: H01L21/336

CPC classification number: H01L21/28587

Abstract: 본 발명은 티형 게이트의 제조방법에 관한 것으로, 보다 상세하게는 전자빔과 광 리소그라피 공정을 이용하여 한 종류의 감광막에서 두 종류의 형상을 형성하고, 소정 두께의 차단막을 형상반전용 상층 감광막과 하층 감광막 사이에 위치되도록 게재함으로써, 화합물 반도체 소자의 제작공정을 용이하게 할 수 있을 뿐만 아니라 제조수율의 향상 및 공정단계의 간략화에 의한 제작비용 절감 효과를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 티형 게이트, 감광막, 리소그라피

公开(公告)号：KR100412539B1

公开(公告)日：2003-12-31

申请号：KR1020010044381

申请日：2001-07-24

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  김종대

IPC: H01L27/06

Abstract: PURPOSE: A BCD(Bipolar-CMOS-DMOS) device and a method for fabricating the same are provided to enhance a degree of integration by dividing particular devices by a trench. CONSTITUTION: A SiGe-HBT device is fabricated by forming the first buried layer, the second buried layer, an emitter electrode, a base electrode, and a collector electrode on a silicon substrate. An n-MOS device is fabricated by forming a gate electrode, a source electrode, and a drain electrode on an n-well region of an epitaxial layer(206) divided by the SiGe-HBT device and a trench. A p-MOS device is fabricated by forming a gate electrode, a source electrode, and a drain electrode on a p-well region(218a,218c) of the epitaxial layer(206) isolated by the n-MOS device and a field oxide layer(223). A p-LDMOS device is fabricated by forming a gate electrode, a source electrode, and a drain electrode on the n-well region(216a,216b) of the second buried layer(205) and forming a p-drift region(216b) on the second buried layer. An n-LDMOS device is fabricated by forming a gate electrode, a source electrode, and a drain electrode on the p-well region(218a,218c) and forming an n-drift region of the second buried layer.

Abstract translation: 目的：提供一种BCD（双极-CMOS-DMOS）器件及其制造方法，以通过用沟槽分割特定器件来提高集成度。 构成：通过在硅衬底上形成第一埋层，第二埋层，发射极电极，基极电极和集电极电极来制造SiGe-HBT器件。 通过在由SiGe-HBT器件和沟槽分开的外延层（206）的n阱区上形成栅电极，源电极和漏电极来制造n-MOS器件。 通过在由n-MOS器件和场氧化物隔离的外延层（206）的p阱区（218a，218c）上形成栅电极，源电极和漏电极来制造p-MOS器件 层（223）。 通过在第二埋层（205）的n阱区（216a，216b）上形成栅电极，源电极和漏电极并形成p-漂移区（216b）来制造p-LDMOS器件， 在第二埋层上。 通过在p阱区（218a，218c）上形成栅电极，源电极和漏电极并形成第二掩埋层的n漂移区来制造n-LDMOS器件。

公开(公告)号：KR100392259B1

公开(公告)日：2003-07-22

申请号：KR1020010029577

申请日：2001-05-29

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  김종대 ,  조경익

IPC: H01F27/36

Abstract: PURPOSE: A buried inductor for shielding electromagnetic wave and a manufacturing method thereof are provided to improve the performance of an inductor by widely forming a trench on a silicon substrate, depositing a material for shielding the electromagnetic wave on an inner wall of the trench, and burying the inductor. CONSTITUTION: A silicon substrate(21) is provided with a trench. A metal thin film(24) and a magnetic thin films(27,31) are sequentially deposited on a surface of the silicon substrate(21). An inductor coil is formed within the trench. An insulating material(26) is filled in the trench provided with the inductor coil. The inductor coil is comprised of the magnetic thin film(27), a metal layer(30), and the magnetic thin film(31) which are sequentially formed.

Abstract translation: 目的：提供一种用于屏蔽电磁波的掩埋电感器及其制造方法，以通过在硅衬底上广泛形成沟槽，在沟槽的内壁上沉积用于屏蔽电磁波的材料来提高电感器的性能，以及 掩埋电感。 构成：硅衬底（21）具有沟槽。 在硅衬底（21）的表面上顺序沉积金属薄膜（24）和磁性薄膜（27,31）。 在沟槽内形成电感线圈。 绝缘材料（26）填充在设置有电感线圈的沟槽中。 电感线圈由依次形成的磁性薄膜（27），金属层（30）和磁性薄膜（31）构成。

公开(公告)号：KR1020030032118A

公开(公告)日：2003-04-26

申请号：KR1020010062350

申请日：2001-10-10

Applicant: 한국전자통신연구원

Inventor： 박일용 ,  김종대 ,  김상기 ,  구진근 ,  이대우 ,  노태문 ,  양일석

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/41766 ,  H01L29/41775 ,  H01L29/7802

Abstract: PURPOSE: A method for fabricating a power semiconductor device with a structure of a trench gate is provided to improve integration of cells by reducing the depth of a source region and a body contact region while using a small number of mask layers. CONSTITUTION: A low density epitaxial layer(202) of the first conductivity type and a body region(204) of the second conductivity type are sequentially formed on a semiconductor substrate(200) of the first conductivity type. The first trench is formed by using an oxide layer pattern(206) on the body region as an etch mask. A high density body contact region of the second conductivity type is formed. The first spacer layer(212) covering the inner wall of the first trench and the sidewall of the oxide layer pattern is formed. The second trench(214) is formed. A high density source region of the first conductivity type is formed. The second spacer layer(216) covering the inner wall of the second trench and the sidewall of the first spacer layer is formed. The third trench is formed. A gate insulation layer is formed in the third trench. A gate conductive layer pattern is formed in the gate insulation layer. An oxide layer is formed on the gate conductive layer pattern. The first and second spacer layers are removed. The first metal electrode layer electrically contacts the source region and the body contact region. The second metal electrode layer electrically contacts the gate conductive layer pattern. The third metal electrode layer electrically contacts the semiconductor substrate.

Abstract translation: 目的：提供一种制造具有沟槽栅极结构的功率半导体器件的方法，以通过在使用少量掩模层的同时减小源极区域和身体接触区域的深度来改善单元的集成。 构成：第一导电类型的低密度外延层（202）和第二导电类型的体区（204）依次形成在第一导电类型的半导体衬底（200）上。 通过在身体区域上使用氧化物层图案（206）作为蚀刻掩模形成第一沟槽。 形成第二导电类型的高密度体接触区域。 形成覆盖第一沟槽的内壁和氧化物层图案的侧壁的第一间隔层（212）。 形成第二沟槽（214）。 形成第一导电类型的高密度源区。 形成覆盖第二沟槽的内壁和第一间隔层的侧壁的第二间隔层（216）。 形成第三沟槽。 在第三沟槽中形成栅极绝缘层。 在栅极绝缘层中形成栅极导电层图案。 在栅极导电层图案上形成氧化物层。 去除第一和第二间隔层。 第一金属电极层与源区和身体接触区电接触。 第二金属电极层与栅极导电层图案电接触。 第三金属电极层与半导体衬底电接触。

公开(公告)号：KR100336502B1

公开(公告)日：2002-05-15

申请号：KR1019990056706

申请日：1999-12-10

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  박훈수 ,  남기수 ,  노태문 ,  이대우 ,  김상기 ,  김종대

IPC: H01L27/08

Abstract: 본발명은스마트전력집적회로(Smart Power IC)용 BCD(Bipolar - CMOS - DMOS) 소자의제조방법을제공하는데그 목적이있다. 본발명에따르면, 이온주입및 확산공정을수행하여실리콘기판상에고전류트렌치게이트 DMOS(Double diffused MOS) 소자의드레인영역형성, 제 1 바이폴라트랜지스터및 제 2 바이폴라트랜지스터의컬렉터영역형성, 제 1 고전압 LDMOS(Lateral Double diffused MOS)의누설전류를감소시킬목적으로매몰층(2)을형성시키는제 1 단계; 상기제 1 바이폴라트랜지스터및 제 2 바이폴라트랜지스터의컬렉터직렬저항을감소하기위한매몰층, LIGBT(Lateral Insulated Gate Bipolar Transistor) 및제너다이오드의매몰층, 하층소자간의전기적격리를위한하층아이솔레이션을형성시키는제 2 단계; 에피층(4)을성장시킨후, 상기제 2 바이폴라트랜지스터의컬렉터및 상기트렌치게이트 DMOS의드레인역할을수행하는싱크접합(5), 상층소자의전기적격리를위한상층아이솔레이션(6), 상기제 1 LDMOS의제 1 웰(7), CMOS의제 2 웰(8) 및상기제 1 LDMOS 드리프트층(9)을형성하는제 3 단계; 상기싱크접합(5), 상기상하층의아이솔레이션, 상기제 1 및제 2 웰을확산공정을수행한후, 상기제 1 및제 2 바이폴라트렌지스터의베이스를형성하는제 4 단계; 상기트렌치게이트 DMOS의채널역할을하는바디를형성하는제 5 단계; 상기트렌치게이트 DMOS의트렌치를형성하는제 6 단계; 상기트렌치게이트 DMOS의게이트산화막및 다결정실리콘전극을형성하는제 7 단계; 활성영역정의및 필드산화막을선택적으로성장시키는제 8 단계; 상기 CMOS, 제 1 및제 2 LDMOS, LIGBT의다결정실리콘게이트(16)와상기제 1 바이폴라트랜지스터의에미터(18), 제너다이오드의캐소우드영역(19)을형성하는제 9 단계; 상기 CMOS, 제 1 및제 2 LDMOS, 트렌치게이트 DMOS 및 LIGBT 소자의소스-드레인영역(20)을정의하는제 10 단계; 및상기각각의소자의금속배선을형성하는제 11 단계를포함하여이루어진것을특징으로하는스마트전력집적회로의제조방법이제공된다.

公开(公告)号：KR100289056B1

公开(公告)日：2001-10-24

申请号：KR1019970070318

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  구진근 ,  남기수

IPC: H01L29/78

Abstract: PURPOSE: A fabrication method of a power device is provided to increase a reliability of a power device by preventing a breakage of an insulating layer due to a high electric field at a gate extended region. CONSTITUTION: A p-channel LDMOS(Lateral Double Diffused MOS) having a silicon gate pattern(15) is formed by depositing a gate low temperature insulating layer(12) on a first gate oxide layer(11). After forming a first gate oxide layer(11a) and the gate low temperature insulating layer(12) on the gate extended region, the first gate oxide layer(11a) and the gate low temperature insulating layer(12) is etched slightly by a wet etching process using a photoresist mask. After growing a second gate oxide layer(13), an n-channel LDMOS having a polysilicon gate pattern(15) is formed, thereby reducing a surface step coverage by etching a portion of the field oxide layer of the n-channel and the p-channel LDMOS devices during the wet etching process of the gate low temperature insulating layer.

公开(公告)号：KR100305594B1

公开(公告)日：2001-10-19

申请号：KR1019980045430

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  노태문 ,  남기수 ,  박훈수 ,  강진영

IPC: H01L27/06

Abstract: 본 발명은 스마트 전력집적회로의 제조 방법에 관한 것으로서, 특히 SOI 기판과 유전체 분리기술을 이용하여 디지털 및 아날로그 회로에 파워 소자까지 한 칩에 구현할 수 있는 스마트 전력집적회로용 BCD(Bipoar-CMOS-DMOS) 소자의 제조 방법을 제시하고자 한다.
본 발명의 특징은 첫째, SOI 기판에 매몰층을 형성하고 에피층을 키우므로써 SOI기판상에 디지털 회로용 CMOS 소자 및 고내압용 LDMOS(Lateral Double Diffused MOS) 뿐만 아니라 매몰층을 필요로 하는 고내압 고주파용 아날로그 바이폴라 소자들과 대전류용 VDMOS(Vertical Double Diffused MOS) 소자를 집적화 할 수 있다. 둘째, 본 발명은 이중 매몰층 형성에 의한 고속 PSA(Polysilicon Self-Alined) 소자와 pnp 바이폴라 소자, 그리고 20V급 이상의 고내압 바이폴라 소자의 공정 과정(P-well을 베이스로 이용)을 포함한다. 셋째, 바깥확산이 용이한 인 매몰층이 바이폴라 컬렉터 전극과 VDMOS 소자의 드레인 전극의 저항을 감소시키기 위해 사용되고, 넷째, 상기 과정에서 VDMOS 소자의 on-저항 특성 향상과 바이폴라 소자의 컬렉터 직렬저항 감소, 소자의 집적도 향상을 위한 이중 트랜치 공정이 사용된다. 다섯째, 붕소 매몰층 및 p 형 드리프트 영역을 이용하여 핀치 저항을 형성한다.