公开(公告)号：AT426246T

公开(公告)日：2009-04-15

申请号：AT01308767

申请日：2001-10-15

Applicant: IBM

Inventor： ADKISSON JAMES W ,  AGNELLO PAUL D ,  BALLANTINE ARNE W ,  DIVAKARUNI RAMA ,  JONES ERIN C ,  NOWAK EDWARD J ,  RANKIN JED H

IPC: H01L21/336 ,  H01L29/161 ,  H01L21/28 ,  H01L21/8234 ,  H01L21/84 ,  H01L27/08 ,  H01L27/088 ,  H01L27/092 ,  H01L27/12 ,  H01L29/423 ,  H01L29/786

Abstract: A double gated silicon-on-insulator (SOI) MOSFET is fabricated by forming epitaxially grown channels, followed by a damascene gate. The double gated MOSFET features narrow channels, which increases current drive per layout width and provides low out conductance.

公开(公告)号：MY124337A

公开(公告)日：2006-06-30

申请号：MYPI9903693

申请日：1999-08-27

Applicant: IBM

Inventor： BRYANT ANDRES ,  NOWAK EDWARD J ,  TONG MINH H

IPC: H01L21/335 ,  H01L27/01 ,  H01L21/84 ,  H01L27/02 ,  H01L27/12 ,  H01L29/10

Abstract: AN SOI PASS-GATE DISTURB SOLUTION FOR AN N-TYPE MOSFET (30) WHEREIN A RESISTOR (70) IS CONNECTED BETWEEN THE GATE (60) AND THE BODY (40) OF THE FET TO ELIMINATE THE DISTRUB CONDITION . THE FET (100) IS FABRICATED INA SUBSTRATE HAVING A SOURCE (211), A DRAIN (212) AND A GATE (112), WHEREIN THE BODY (108) OF THE FIELD EFFECT TRANSISTOR IS ELECTRICALLY FLOATING AND THE TRANSISTOR IS SUBSTANTIALLY ELECTRICALLY ISOLATED FROM THE SUBSTRATE. A HIGH RESISTANCE PATH (119) IS PROVIDED COUPLING THE ELECTRICALLY FLOATING BODY OF THE FET TO THE GATE, SUCH THAT THE BODY DISCHARGES TO A LOW STATE BEFORE SIGNIFICANT THERMAL CHARGING CAN OCCUR WHEN THE GATE IS LOW, AND THUS PREVENTS THE ACCUMULATION OF A CHARGE ON THE BODY WHEN THE TRANSISTOR IS OFF. THE RESISTANCE OF THE HIGH RESISTANCE PATH IS PREFERABLY APPROXIMATELY 10(10) OHMS-UM DIVIDED BY THE WIDTH OF THE PASS-GATE.FIGURE 2

公开(公告)号：DE102012222265B4

公开(公告)日：2015-06-25

申请号：DE102012222265

申请日：2012-12-05

Applicant: IBM

Inventor： BRYANT ANDRES ,  ANDERSON BRENT A ,  NOWAK EDWARD J ,  ADKISSON JAMES W

IPC: H01L21/336 ,  H01L21/266 ,  H01L29/78

Abstract: Verfahren zum Ausbilden einer integrierten Schaltungsstruktur, wobei das Verfahren aufweist: Implantieren einer ersten Kompensationsimplantation in ein Substrat, die sich bis zu einer zweiten Tiefe in das Substrat erstreckt; Strukturieren einer Maske auf der ersten Kompensationsimplantation in dem Substrat, wobei die Maske eine Öffnung beinhaltet, die eine Kanalposition des Substrats freilegt; Implantieren einer zweiten Kompensationsimplantation in die Kanalposition des Substrats durch die Öffnung in einem Winkel, der von der Senkrechten zu einer oberen Fläche des Substrats versetzt ist, wobei die zweite Kompensationsimplantation im Verhältnis zu einer gegenüberliegenden zweiten Seite der Kanalposition näher an einer ersten Seite der Kanalposition positioniert ist und die zweite Kompensationsimplantation ein Material aufweist, das dieselbe Dotierungspolarität wie eine Halbleiter-Kanalimplantation aufweist, die sich bis zu einer ersten Tiefe in ein Substrat erstreckt, wobei die erste Tiefe im Verhältnis zu der zweiten Tiefe weiter von einer oberen Fläche des Substrats entfernt ist, wobei die erste Kompensationsimplantation ein Material aufweist, das eine andere Dotierungspolarität als die Halbleiter-Kanalimplantation aufweist; Ausbilden eines Gate-Leiters über der Kanalposition des Substrats in der Öffnung der Maske; Entfernen der Maske, sodass der Gate-Leiter auf der Kanalposition des Substrats stehend zurückbleibt; und Implantieren von Source- und Drain-Implantationen in Source/Drain-Bereiche des Substrats, die an die Kanalposition angrenzen.

公开(公告)号：GB2503806A

公开(公告)日：2014-01-08

申请号：GB201311356

申请日：2013-01-28

Applicant: IBM

Inventor： NOWAK EDWARD J ,  ANDERSON BRENT ALAN ,  BRYANT ANDRES

IPC: H01L29/66 ,  H01L29/78

Abstract: A fin field effect transistor (FinFET) structure and method of making the FinFET including a silicon fin that includes a channel region 154 and source/drain (S/D) regions 156, formed on each end of the channel region 154, where an entire bottom surface of the channel region 154 contacts a top surface of a first lower insulator 922 and bottom surfaces of the S/D regions 156 contact top surfaces of a second lower insulator layer 1224; the FinFET structure also includes extrinsic S/D regions 1056 that contact a top surface and both side surfaces of each of the S/D regions 156 and top surfaces of the second lower insulator layer 1224; the FinFET structure further includes a replacement gate or gate stack that contacts a conformal dielectric, formed over a top surface and both side surfaces of the channel region 154, that is disposed above the first lower insulator 722 and not above second lower insulator layer 1224, in which the gate stack is electrically insulated from the extrinsic S/D regions 1056 by the conformal dielectric. In the disclosed method a silicon-germanium alloy layer is provided beneath the channel region 154 initially, then replaced with the first 722 and second 1224 lower insulators following deposition of the sacrificial gate and removal of the sacrificial gate, respectively.

公开(公告)号：DE112011103549T5

公开(公告)日：2013-08-01

申请号：DE112011103549

申请日：2011-09-06

Applicant: IBM

Inventor： ANDERSON BRENT A ,  NOWAK EDWARD J

IPC: H01L29/66 ,  H01L29/78

Abstract: Hierin werden in ein FinFET-Ende implantierte Halbleiterstrukturen und Herstellungsverfahren offenbart. Das Verfahren weist das Bilden mindestens eines Dorns (14 in 5) auf einer Siliciumschicht eines Substrats (18') auf, welches eine darunter liegende Isolatorschicht (10b) aufweist. Das Verfahren weist ferner das Ätzen der Siliciumschicht auf, um mindestens eine Siliciuminsel (18') unter dem mindestens einen Dorn zu bilden. Das Verfahren weist ferner die Ionenimplantation in Seitenwände der mindestens einen Siliciuminsel auf, um dotierte Zonen (20) auf den Seitenwänden zu bilden. Das Verfahren weist ferner das Bilden einer Dielektrikumsschicht auf dem Substrat auf, von welcher eine obere Fläche so planarisiert wird, dass sie mit einer oberen Fläche des mindestens einen Dorns (14) coplanar ist. Das Verfahren weist ferner das Entfernen des mindestens einen Dorns (14) auf, um eine Öffnung in der Dielektrikumsschicht zu bilden. Das Verfahren weist ferner das Ätzen der mindestens einen Siliciuminsel auf, um mindestens eine Finneninsel zu bilden, welche dotierte Source- und Drain-Zonen aufweist.

公开(公告)号：DE102012222504A1

公开(公告)日：2013-06-27

申请号：DE102012222504

申请日：2012-12-07

Applicant: IBM

Inventor： LOGAN LYNDON R ,  NOWAK EDWARD J ,  ROBISON ROBERT R ,  WINSLOW JONATHAN K

IPC: H01L21/66 ,  G01R27/14 ,  G01R31/28 ,  H01L23/544

Abstract: Innerhalb einer integrierten Schaltungsstruktur werden mehrere Diode/Widerstands-Einheiten gebildet, wobei eine Herstellungsanlage benutzt wird, die operativ mit einer computergesteuerten Maschine verbunden ist. Jede der Diode/Widerstands-Einheiten weist eine Diodeneinheit und eine Widerstandseinheit auf, welche in einer Einzelstruktur integriert sind. Der Widerstand jeder der Diode/Widerstands-Einheiten wird während des Testens der integrierten Schaltungsstruktur gemessen, wobei eine Testanlage benutzt wird, die operativ mit der computergesteuerten Maschine verbunden ist. Die Stromstärke durch jede der Diode/Widerstands-Einheiten wird ebenfalls unter Benutzung der Testanlage während des Testens der integrierten Schaltungsstruktur gemessen. Anschließend werden Reaktionskurven für den Widerstand und die Stromstärke als Funktion von Abweichungen von Eigenschaften von Transistoreinheiten innerhalb der integrierten Schaltungsstruktur und/oder Abweichungen von Herstellungsverfahren der Transistoreinheiten innerhalb der integrierten Schaltungsstruktur berechnet.

公开(公告)号：MY123211A

公开(公告)日：2006-05-31

申请号：MYPI9903850

申请日：1999-09-06

Applicant: IBM

Inventor： BRYANT ANDRES ,  NOWAK EDWARD J

IPC: H01L21/36 ,  H01L29/78 ,  H01L21/336 ,  H01L29/786

Abstract: A METHOD OF MAKING A SELF-ALIGNED DYNAMIC THRESHOLD FIELD DEVICE HAVING A DYNAMIC THRESHOLD VOLTAGE INCLUDES DEPOSITING A MANDREL LAYER (32) ON THE SURFACE OF AN SO&Igr; SUBSTRATE (12), THEN ETCHING A GATE OPENING (34) IN THE MANDREL LAYER. THE GATE OPENING IS NARROWED BY DEPOSITING SPACER MATERIAL (38, 40, 44, 46) AND A HIGHLY DOPED REGION (42), FORMING A LOW RESISTANCE BODY REGION, IS CREATED BY ION IMPLANTATION. THE NARROWED GATE OPENING PREVENTS THE LOW RESISTANCE BODY FROM CONNECTING THE SOURCE/ DRAIN REGIONS TO BE FORMED ON OPPOSITE SIDES OF THE GATE STRUCTURE (14). A GATE IS FORMED BY DEPOSITING A DIELECTRIC LAYER (54) IN THE GATE OPENING, AND ADDING A LAYER OF GATE MATERIAL (56), THEN CHEMICAL-MECHANICAL POLISHING TO THE LEVEL OF THE MANDREL LAYER, THEN REMOVING THE MANDREL LAYER. CONVENTIONAL PROCESSING IS THEN USED TO CREATE SOURCE/DRAIN DIFFUSION REGIONS. THE GATE IS CONNECTED TO THE BODY BY CREATING A CONTACT REGION (16) AT ONE END OF THE GATE. THE INVENTION INCLUDES THE DEVICE MADE BY THE METHOD. THE DEVICE NEEDS LESS SURFACE AREA THAN PREVIOUS DEVICES OF THIS TYPE DUE TO THE LOW RESISTANCE BODY AND THE CONNECTION REGION LOCATED AT ONE END OF THE GATE STRUCTURE, AND THE METHOS SELF-ALIGNS THE GATE AND THE BODY REGION, WHILE ACCURATELY CONTROLLING THEIR RELATIVE SIZES.(FIGURE 1)

公开(公告)号：AU2002364087A1

公开(公告)日：2004-07-22

申请号：AU2002364087

申请日：2002-12-19

Applicant: IBM

Inventor： NOWAK EDWARD J ,  BREITWISCH MATTHEW

IPC: H01L21/00 ,  H01L21/8238 ,  H01L21/8244 ,  H01L21/84 ,  H01L27/092 ,  H01L27/11 ,  H01L27/12 ,  H01L21/44 ,  H01L29/00 ,  H01L29/04

公开(公告)号：MY117189A

公开(公告)日：2004-05-31

申请号：MYPI9903633

申请日：1999-08-25

Applicant: IBM

Inventor： BRYANT ANDRES ,  CLARK WILLIAM F ,  ELLIS-MONAGHAN JOHN J ,  MACIEJEWSKI EDWARD P ,  NOWAK EDWARD J ,  PRICER WILBUR DAVID ,  TONG MINH H

IPC: H01L27/06 ,  H01L29/76 ,  H01L21/00 ,  H01L21/8234 ,  H01L27/12 ,  H01L29/78 ,  H01L29/786 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113

Abstract: A DEVICE DESIGN FOR AN FET IN SOL CMOS WHICH IS DESIGNED FOR ENHANCED AVALANCHE MULTIPLICATION OF CURRENT THROUGH THE DEVICE WHEN THE FET IS ON, AND TO REMOVE THE BODY CHARGE WHEN THE FET IS OFF. THE FET HAS AN ELECTRICALLY FLOATING BODY AND IS SUBSTATIALLY ELECTRICALLY ISOLATED FROM THE SUBSTRATE. THE PRESENT INVENTION PROVIDES A HIGH RESISTANCE PATH COUPLING THE FLOATING BODY OF THE FET TO THE SOURCE OF THE FET, SUCH THAT THE RESISTOR ENABLES THE DEVICE TO ACT AS A FLOATING BODY FOR ACTIVE SWITCHING PURPOSES AND AS A GROUNDED BODY IN A STANDBY MODE TO REDUCE LEAKAGE CURRENT. THE HIGH RESISTANCE PATH HAS A RESISTANCE OF AT LEAST 1 M-OHM, AND COMPRISES A POLYSILICON RESISTOR WHICH IS FABRICATED BY USING A SPLIT POLYSILICON PROCESS IN WHICH A BURIED CONTACT MASK OPENS A HOLE IN A FIRST POLYSILICON LAYER TO ALLOW A SECOND POLYSILICON LAYER TO CONTACT THE SUBSTRATE. (FIGURE 1)

公开(公告)号：AU2003237320A8

公开(公告)日：2003-12-19

申请号：AU2003237320

申请日：2003-06-03

Applicant: IBM

Inventor： SADANA DEVENDRA K ,  NOWAK EDWARD J ,  RAINEY BETH ANN ,  FRIED DAVID M

IPC: H01L27/088 ,  H01L21/265 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/78 ,  H01L29/786 ,  H01L21/8232

Abstract: The present invention thus provides a device structure and method for forming fin Field Effect Transistors (FETs) that overcomes many of the disadvantages of the prior art. Specifically, the device structure and method provides the ability to form finFET devices from bulk semiconductor wafers while providing improved wafer to wafer device uniformity. Specifically, the method facilitates the formation of finFET devices from bulk semiconductor wafers with improved fin height control. Additionally, the method provides the ability to form finFETs from bulk semiconductor while providing isolation between fins and between the source and drain region of individual finFETs. Finally, the method can also provide for the optimization of fin width. The device structure and methods of the present invention thus provide the advantages of uniform finFET fabrication while using cost effect bulk wafers.