公开(公告)号：DE102014003659A1

公开(公告)日：2014-09-18

申请号：DE102014003659

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CORBAL JESUS ,  GIRKAR MILIND B ,  OULD-AHMED-VALL ELMOUSTAPHA ,  TOLL BRET L ,  VALENTINE ROBERT

IPC: G06F9/38

Abstract: Die Ausführung eines KZBTZ ermittelt eine folgende niedrigstwertige Nullbitposition in einer ersten Eingabemaske und setzt eine Ausgabemaske so, dass sie die Werte der ersten Eingabemaske aufweist, aber mit allen Bitpositionen näher zur höchstwertigen Bitposition als die folgende niedrigstwertige Nullbitposition in einer ersten Eingabemaske, die auf null gesetzt ist. In einigen Ausführungsformen wird eine zweite Eingabemaske als Schreibmaske verwendet, derart dass Bitpositionen der ersten Eingabemaske bei der Berechnung der folgenden niedrigstwertigen Nullbitposition nicht berücksichtigt werden, die von einer entsprechenden Bitposition in der zweiten Eingabemaske abhängt.

公开(公告)号：DE102014003563A1

公开(公告)日：2014-09-18

申请号：DE102014003563

申请日：2014-03-13

Applicant: INTEL CORP

Inventor： LOKTYUKHIN MAXIM ,  VALENTINE ROBERT ,  HORN JULIAN C ,  CHARNEY MARK J

IPC: G06F9/30

Abstract: Fusionierbare Befehle und Logik versehen Mehrfachtestquellen mit OR-Test- und AND-Testfunktionalität. Einige Ausführungsformen beinhalten eine Prozessor-Decodierstufe, um einen Testbefehl zur Ausführung zu decodieren, wobei der Befehl den ersten, zweiten und dritten Quelldatenoperanden und einen Operationstyp spezifiziert. Ausführungseinheiten, die auf den decodierten Testbefehl reagieren können, führen entsprechend dem spezifizierten Operationstyp eine logische Operation zwischen Daten von dem ersten und dem zweiten Quelldatenoperanden durch und führen eine zweite logische Operation zwischen den Daten von dem dritten Quelldatenoperanden und dem Ergebnis der ersten logischen Operation durch, um ein Bedingungs-Flag zu setzen. Einige Ausführungsformen erzeugen. den Testbefehl dynamisch, indem sie einen logischen Befehl mit einem Testbefehl des Standes der Technik fusionieren. Andere Ausführungsformen erzeugen den Testbefehl durch einen Just-in-Time-Compiler. Einige Ausführungsformen fusionieren auch den Testbefehl mit einem nachfolgenden bedingten Verzweigungsbefehl und führen je nachdem, wie das Bedingungs-Flag gesetzt ist, eine Verzweigung aus.

公开(公告)号：DE112011104555T5

公开(公告)日：2013-09-26

申请号：DE112011104555

申请日：2011-12-05

Applicant: INTEL CORP

Inventor： CORBAL JESUS ,  HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CHEN YEN-KUANG ,  FORSYTH ANDREW T ,  VALENTINE ROBERT ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI ,  WIEDEMEIER JEFFREY G

IPC: G06F9/30

Abstract: Es wird ein Verarbeitungskern, der auf einem Halbleiterchip implementiert ist, beschrieben, der einen ersten Ausführungseinheitenlogikschaltkreis aufweist, der einen ersten Vergleichsschaltkreis enthält, um jedes Element in einem ersten Eingangsvektor mit jedem Element eines zweiten Eingangsvektors zu vergleichen. Der Verarbeitungskern weist auch einen zweiten Ausführungslogikschaltkreis auf, der einen zweiten Vergleichsschaltkreis enthält, um einen ersten Eingangswert mit jedem Datenelement eines Eingangsvektors zu vergleichen.

公开(公告)号：GB2500337A

公开(公告)日：2013-09-18

申请号：GB201311032

申请日：2011-12-05

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CHEN YEN-KUANG ,  FORSYTH ANDREW T ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI ,  VALENTINE ROBERT ,  WIEDEMEIER JEFFREY

IPC: G06F9/30 ,  G06F9/38 ,  G06F15/80

Abstract: A processing core implemented on a semiconductor chip is described having first execution unit logic circuitry that includes first comparison circuitry to compare each element in a first input vector against every element of a second input vector. The processing core also has second execution logic circuitry that includes second comparison circuitry to compare a first input value against every data element of an input vector.

公开(公告)号：DE69736956D1

公开(公告)日：2006-12-28

申请号：DE69736956

申请日：1997-09-29

Applicant: INTEL CORP

Inventor： MITTAL MILLIND ,  VALENTINE ROBERT

IPC: G06F1/32

公开(公告)号：AU4602497A

公开(公告)日：1999-04-23

申请号：AU4602497

申请日：1997-09-29

Applicant: INTEL CORP

Inventor： MITTAL MILLIND ,  VALENTINE ROBERT

IPC: G06F1/32

公开(公告)号：DK4002105T3

公开(公告)日：2024-11-25

申请号：DK21217772

申请日：2019-10-08

Applicant: INTEL CORP

Inventor： HEINECKE ALEXANDER F ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  SADE RAANAN ,  ADELMAN MENACHEM ,  SPERBER ZEEV ,  GRADSTEIN AMIT ,  RUBANOVICH SIMON

IPC: G06F9/30

公开(公告)号：DE102020134681A1

公开(公告)日：2021-08-05

申请号：DE102020134681

申请日：2020-12-22

Applicant: INTEL CORP

Inventor： WEISSMANN ELIEZER ,  VALENTINE ROBERT ,  NEIGER GILBERT ,  CHARNEY MARK ,  ROTEM EFRAIM ,  BRANDT JASON ,  MISHAELI MICHAEL ,  CHAIKIN BARUCH ,  RAVID ITAI

IPC: G06F9/30

Abstract: Es werden Systeme, Verfahren und Vorrichtungen in Bezug auf Anweisungen zum Zurücksetzen von Software-Thread-Laufzeiteigenschaft-Verläufen in einem Hardwareprozessor beschrieben. In einer Ausführungsform weist ein Hardwareprozessor einen Hardware-Guide-Scheduler, der mehrere Software-Thread-Laufzeiteigenschaft-Verläufe aufweist; einen Decoder zum Decodieren einer Einzelanweisung in eine decodierte Einzelanweisung, wobei die Einzelanweisung ein Feld aufweist, das ein modellspezifisches Register identifiziert; und eine Ausführungsschaltung zum Ausführen der decodierten Einzelanweisung zum Prüfen, dass ein Freigabe-Bit des modellspezifischen Registers gesetzt ist, und, wenn das Freigabe-Bit gesetzt ist, zum Zurücksetzen der mehreren Software-Thread-Laufzeiteigenschaft-Verläufe des Hardware-Guide-Schedulers auf.

公开(公告)号：DE102018133018A1

公开(公告)日：2019-07-25

申请号：DE102018133018

申请日：2018-12-20

Applicant: INTEL CORP

Inventor： HEINECKE ALEXANDER ,  DAS DIPANKAR ,  VALENTINE ROBERT ,  CHARNEY MARK

IPC: G06F9/38

Abstract: Eine Vorrichtung und ein Verfahren zum Durchführen von Multiplikationsakkumulationsoperationen. Beispielsweise umfasst eine Ausführungsform eines Prozessors: einen Decoder zum Decodieren von Befehlen; ein erstes Quellregister zum Speichern einer ersten Mehrzahl von gepackten Bytes; ein zweites Quellregister zum Speichern einer zweiten Mehrzahl von gepackten Bytes; ein drittes Quellregister zum Speichern einer Mehrzahl von gepackten Doppelwörtern; Ausführungsschaltungen zum Ausführen eines ersten Befehls, die Ausführungsschaltungen umfassend: Erweiterungsschaltungen zum Durchführen einer Vorzeichenerweiterung oder Nullerweiterung der ersten und der zweiten Mehrzahl von gepackten Bytes, um eine erste und eine zweite Mehrzahl von Wörtern zu generieren, die der ersten und der zweiten Mehrzahl von gepackten Bytes entsprechen; Multiplizierschaltungen zum Multiplizieren von jedem der ersten Mehrzahl von Wörtern mit einem entsprechenden der zweiten Mehrzahl von Wörtern, um eine Mehrzahl von temporären Produkten zu generieren; Addierschaltungen zum Addieren von wenigstens einem ersten Satz der temporären Produkte, um eine erste temporäre Summe zu generieren; Akkumulationsschaltungen zum Kombinieren der ersten temporären Summe mit einem ersten gepackten Doppelwortwert von einem ersten Doppelwortort im dritten Quellregister, um ein erstes akkumuliertes Doppelwortergebnis zu generieren; ein Zielregister zum Speichern des ersten akkumulierten Doppelwortergebnisses am ersten Doppelwortort.

公开(公告)号：DE102018131842A1

公开(公告)日：2019-07-25

申请号：DE102018131842

申请日：2018-12-12

Applicant: INTEL CORP

Inventor： HEINECKE ALEXANDER ,  DAS DIPANKAR ,  VALENTINE ROBERT ,  CHARNEY MARK

IPC: G06F9/30

Abstract: Eine Einrichtung und ein Verfahren zum Durchführen von Multiply-Accumulate-Operationen. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decoder zum Decodieren von Befehlen; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten Wörtern; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten Wörtern; ein drittes Quellregister zum Speichern einer Vielzahl von gepackten Quadwörtern; eine Ausführungsschaltung zum Ausführen eines ersten Befehls, die Ausführungsschaltung umfassend: eine Erweiterungsschaltung zum Vorzeichenerweitern oder Nullerweitern der ersten und zweiten Vielzahl von gepackten Wörtern, um eine erste und zweite Vielzahl von Doppelwörtern entsprechend der ersten und zweiten Vielzahl von gepackten Wörtern zu erzeugen; eine Multipliziererschaltung zum Multiplizieren von jedem der ersten Vielzahl von Doppelwörtern mit einem entsprechenden der zweiten Vielzahl von Doppelwörtern, um eine Vielzahl von temporären Produkten zu erzeugen; eine Addiererschaltung zum Addieren von zumindest einem ersten Satz der temporären Produkte, um eine erste temporäre Summe zu erzeugen; eine Akkumulationsschaltung zum Kombinieren der ersten temporären Summe mit einem ersten gepackten Quadwort-Wert von einem ersten Quadwort-Ort in dem dritten Quellregister, um ein erstes akkumuliertes Quadwort-Ergebnis zu erzeugen; ein Zielregister zum Speichern des ersten akkumulierten Quadwort-Ergebnisses in dem ersten Quadwort-Ort.