公开(公告)号：KR101583354B1

公开(公告)日：2016-01-07

申请号：KR1020090048214

申请日：2009-06-01

Applicant: 삼성전자주식회사

Inventor： 임충빈 ,  김동한 ,  목승곤 ,  박진우 ,  이파란 ,  김미연

IPC: H01L23/12 ,  H01L23/28

CPC classification number: H01L23/04 ,  H01L23/3128 ,  H01L25/105 ,  H01L2224/16225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2224/0401

Abstract: 반도체패키지의형성방법을제공한다. 제 1 기판상에제 1 칩을포함하는 1 패키지를형성하고, 제 2 기판상에제 2 칩을포함하는 2 패키지를형성하고, 비아홀 및리세스구조가제공된몰딩캡을형성하고, 상기몰딩캡을개재하여상기제 1 패키지상에상기제 2 패키지를제공한다. 상기비아홀은상기리세스구조와동시에형성된다.

公开(公告)号：KR1020150088371A

公开(公告)日：2015-08-03

申请号：KR1020140008475

申请日：2014-01-23

Applicant: 삼성전자주식회사

Inventor： 김종국 ,  이장우 ,  최경세 ,  강사윤 ,  김동한 ,  심황길

IPC: H01L23/12 ,  H01L23/28

CPC classification number: H01L23/36 ,  H01L23/42 ,  H01L23/49816 ,  H01L23/552 ,  H01L25/105 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2225/107 ,  H01L2225/1088 ,  H01L2225/1094 ,  H01L2924/0002 ,  H01L2924/15311 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 본발명은패키지온 패키지장치및 이의제조방법을제공한다. 이장치에서는하부반도체패키지와상부반도체패키지사이에개재되는열 경계물질막이하부반도체칩의상부면의 70% 이상과접한다. 이방법에서는하부반도체패키지상에상부반도체패키지를실장시무게추를이용한다.

Abstract translation: 本发明提供一种封装封装器件及其制造方法。 在该器件中，介于下半导体封装和上半导体封装之间的热界面材料层与下半导体芯片的上表面的70％重叠。 在该方法中，当上半导体封装安装在下半导体封装上时，使用重量。

公开(公告)号：KR1020150081050A

公开(公告)日：2015-07-13

申请号：KR1020140000614

申请日：2014-01-03

Applicant: 삼성전자주식회사

Inventor： 김동한 ,  최성태 ,  김재화 ,  노이주 ,  이상훈

IPC: H04L25/17

CPC classification number: H04B17/14 ,  H03D3/009 ,  H04B17/21 ,  H04B17/24 ,  H04L1/243 ,  H04L27/364 ,  H04L27/3863

Abstract: 본발명은 WLAN, WPAN, 이동통신시스템의 RF 송수신부 I/Q 미스매치캘리브레이션과 관련된구조및 방법에관한것으로, 본발명의일 실시예에따른송수신기에서 I/Q 미스매치보상방법은, 송신부와수신부사이에제1 루프백경로를형성하는과정; 상기송신부에서트레이닝시퀀스를상기제1 루프백경로를통해상기수신부에게전달하는과정; 상기수신부에서상기제1 루프백경로를통해수신한트레이닝시퀀스를코릴레이션하여, 제1 코릴레이션결과값을획득하는과정; 상기송신부와상기수신부사이에제2 루프백경로를형성하는과정; 상기송신부에서상기트레이닝시퀀스를상기제2 루프백경로를통해상기수신부에게전달하는과정; 상기수신부에서상기제2 루프백경로를통해수신한트레이닝시퀀스를코릴레이션하여, 제2 코릴레이션결과값을획득하는과정; 및상기제1 코릴레이션결과값 및상기제2 코릴레이션결과값을이용하여송신부및 수신부의 I/Q 미스매치값을추정하는과정;을포함할수 있다.

Abstract translation: 本发明涉及与WLAN，WPAN和移动通信系统的RF收发器的I / Q不匹配校准相关联的结构及其方法。 根据本发明的一个实施例的用于补偿收发器中的I / Q不匹配的方法包括以下处理：在发射机和接收机之间形成第一环回路径; 由收发机通过第一回环序列向接收机发送训练序列; 通过将通过第一环回路径接收的训练序列相关联，由接收机获取第一相关值; 在所述发射机和所述接收机之间形成第二环回路径; 由收发器通过第二环回路径将训练序列发送到接收机; 通过将通过第二环回路径接收的训练序列相关联，由接收机获取第二相关值; 以及通过使用第一相关结果值和第二相关结果值来估计发射机和接收机的I / Q不匹配值。

公开(公告)号：KR1020140039846A

公开(公告)日：2014-04-02

申请号：KR1020120106600

申请日：2012-09-25

Applicant: 삼성전자주식회사

Inventor： 이정도 ,  강태우 ,  김동한 ,  안양훈 ,  이장우 ,  최대영

IPC: H01L23/36

CPC classification number: H01L29/34 ,  H01L21/563 ,  H01L21/565 ,  H01L23/3128 ,  H01L23/34 ,  H01L23/3675 ,  H01L23/42 ,  H01L23/4334 ,  H01L23/49811 ,  H01L24/97 ,  H01L25/105 ,  H01L29/1033 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/45139 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2225/1076 ,  H01L2225/1094 ,  H01L2924/10271 ,  H01L2924/15174 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: Provided is a semiconductor package including a housing which includes a first package substrate; a first semiconductor chip which is arranged on the first package substrate; a heat transmission layer which is arranged on the first semiconductor chip; a heat spreader which is arranged on the heat transmission layer; a molding part which is arranged on the first package substrate and directly surrounds the lateral surfaces of the first semiconductor chip; and a guide wall which is arranged on the molding part and indirectly surrounds the peripheral part of the heat spreader.

Abstract translation: 提供一种半导体封装，包括：壳体，其包括第一封装基板; 布置在第一封装基板上的第一半导体芯片; 布置在第一半导体芯片上的传热层; 布置在传热层上的散热器; 模制部件，其布置在所述第一封装基板上并且直接围绕所述第一半导体芯片的侧表面; 以及引导壁，其设置在成型部件上并间接地包围散热器的周边部分。

公开(公告)号：KR1020120030776A

公开(公告)日：2012-03-29

申请号：KR1020100092507

申请日：2010-09-20

Applicant: 삼성전자주식회사

Inventor： 김동한 ,  임소영

IPC: H01L23/498 ,  H01L23/00

CPC classification number: H01L23/4985 ,  H01L23/49838 ,  H01L24/06 ,  H01L2224/0603 ,  H01L2224/06155 ,  H01L2924/09701 ,  H01L2924/12041 ,  H01L2924/12044 ,  H01L2924/1436 ,  H01L2924/1437 ,  H01L2924/351 ,  H01L2924/00

Abstract: PURPOSE: A tape package is provided to accumulate more pads in a unit area of a semiconductor chip by reducing a pad area. CONSTITUTION: A tape package includes a tape wiring board(10) and a semiconductor chip(20). The tape wiring board includes a first wiring and a second wiring. The semiconductor chip is mounted on the tape wiring board and includes a first edge. The semiconductor chip includes a first pad and a second pad. The first wiring is connected to an area where is near from the first edge of the first pad. The second wiring is connected to the area where is far from the first edge of the second pad.

Abstract translation: 目的：提供一种磁带封装，通过减少焊盘区域，在半导体芯片的单位区域中累积更多的焊盘。 构成：带式封装包括带状配线板（10）和半导体芯片（20）。 胶带线路板包括第一布线和第二布线。 半导体芯片安装在带状布线板上并包括第一边缘。 半导体芯片包括第一焊盘和第二焊盘。 第一布线连接到从第一焊盘的第一边缘附近的区域。 第二布线连接到远离第二焊盘的第一边缘的区域。

公开(公告)号：KR1020100129577A

公开(公告)日：2010-12-09

申请号：KR1020090048214

申请日：2009-06-01

Applicant: 삼성전자주식회사

Inventor： 임충빈 ,  김동한 ,  목승곤 ,  박진우 ,  이파란 ,  김미연

IPC: H01L23/12 ,  H01L23/28

CPC classification number: H01L23/04 ,  H01L23/3128 ,  H01L25/105 ,  H01L2224/16225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2224/0401

Abstract: PURPOSE: A method for forming a semiconductor device package is provided to form a package structure with high reliability by controlling the shape of a via hole. CONSTITUTION: The lower side of a molding cap(120) is formed with a recess structure(123) corresponding to a first package. A first package is formed by providing a first chip to a first substrate. The first substrate is electrically connected to the first chip with a bonding bump or bonding wire. A first pad is formed on the upper side of the first substrate for electrical connection.

Abstract translation: 目的：提供一种形成半导体器件封装的方法，通过控制通孔的形状来形成具有高可靠性的封装结构。 构成：成形盖（120）的下侧形成有与第一包装对应的凹部结构（123）。 通过向第一基板提供第一芯片形成第一封装。 第一基板通过接合凸块或接合线与第一芯片电连接。 第一衬垫形成在第一衬底的上侧，用于电连接。

公开(公告)号：KR1020090074382A

公开(公告)日：2009-07-07

申请号：KR1020080000143

申请日：2008-01-02

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  이동호 ,  김동한 ,  황성덕 ,  김기혁

IPC: H05K3/40

CPC classification number: H05K1/185 ,  H01L23/49816 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/82 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/32145 ,  H01L2224/73267 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082 ,  H05K3/3457 ,  H05K3/4694 ,  H05K2201/10719

Abstract: A semiconductor module and a manufacturing method thereof are provided to prevent a crack of an external connection terminal by surrounding an external surface of a semiconductor package with a PCB(Printed Circuit Board). A semiconductor module(100) includes a PCB(110), a semiconductor package(120), an electrode pattern(132,134), an insulating layer pattern(142,144) and an outer connector(150). The PCB has an internal space. The semiconductor package is received in an internal space of the PCB to be electrically connected to the PCB. The electrode pattern is formed on the surface of the PCB in order to be electrically connected to the PCB. The insulating layer pattern is formed on the surface of the PCB. An opening is formed in the insulating layer pattern in order to partly expose the electrode pattern. The opening is connected to the internal space of the PCB. The external connection terminal electrically connects the PCB and the semiconductor package. The external connection terminal includes a solder ball.

Abstract translation: 提供半导体模块及其制造方法，以通过用PCB（印刷电路板）包围半导体封装的外表面来防止外部连接端子的裂纹。 半导体模块（100）包括PCB（110），半导体封装（120），电极图案（132,134），绝缘层图案（142,144）和外部连接器（150）。 PCB有一个内部空间。 半导体封装被接收在PCB的内部空间中以与PCB电连接。 电极图案形成在PCB的表面上，以便电连接到PCB。 绝缘层图案形成在PCB的表面上。 在绝缘层图案中形成开口以部分地暴露电极图案。 开口连接到PCB的内部空间。 外部连接端子电连接PCB和半导体封装。 外部连接端子包括焊球。

公开(公告)号：KR1020090046174A

公开(公告)日：2009-05-11

申请号：KR1020070112165

申请日：2007-11-05

Applicant: 삼성전자주식회사

Inventor： 김동한 ,  최경세 ,  김철우

IPC: H01L21/301 ,  H01L21/78

CPC classification number: H01L21/67092 ,  B28D5/0011 ,  H01L21/78

Abstract: 반도체 웨이퍼의 절단방법이 제공된다. 상기 반도체 웨이퍼의 절단방법은 스크라이브 영역 및 칩 영역을 포함하는 반도체 웨이퍼를 준비하는 것, 상기 스크라이브 영역에 그루브(groove)를 형성하는 것, 상기 그루브가 형성된 상기 반도체 웨이퍼를 챔버에 로딩하는 것, 그리고 상기 챔버의 압력을 제1의 압력 변화율로 상승시킨 후, 제2의 압력 변화율로 상기 챔버의 압력을 감소시켜 상기 반도체 웨이퍼를 다수의 칩으로 절단하는 것을 포함한다.
반도체 웨이퍼 절단, 그루브, 압력 챔버

公开(公告)号：KR1020090026891A

公开(公告)日：2009-03-16

申请号：KR1020070091955

申请日：2007-09-11

Applicant: 삼성전자주식회사

Inventor： 정예정 ,  김동한

IPC: H05K1/02 ,  H01L23/12

CPC classification number: H05K1/111 ,  H01L23/4985 ,  H01L24/16 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/14 ,  H01L2924/15173 ,  H05K1/189 ,  H05K3/3436 ,  H05K3/3452 ,  H05K2201/09709 ,  H05K2201/10674 ,  H05K2201/10681 ,  Y02P70/611 ,  Y10T29/49155

Abstract: A wiring substrate, a tape package having the same, a display device having the same, a method of manufacturing the same, a method of manufacturing the tape package having the same and a method of manufacturing the display device having the same are provided to finely arranging the wirings by preventing the short circuit between the wirings. A wiring board(100) comprises a base film(110), a plurality of wiring(120), and an insulating member(130). A chip mounting range(112) is formed in the central part of the base film. The semiconductor chip comprises the central part and the peripheral part. An input pad and an output pad comprise the bumps for the electrical contact with wirings formed in the base film An input wire(122) electrically connects the semiconductor chip which is mounted in the chip mounting range and the printed circuit board. An output line(124) electrically connects the semiconductor chip and the display panel. The wirings comprises a junction end(125) welded to the bump of the semiconductor chip. The insulating member comprises the first insulating member(132) and the second insulating member(134).

Abstract translation: 布线基板，具有该布线基板的带包装，具有该布线基板的显示装置，其制造方法，具有该布线基板的带封装的制造方法以及具有该布带基板的显示装置的制造方法 通过防止布线之间的短路来布置布线。 布线板（100）包括基膜（110），多个布线（120）和绝缘构件（130）。 芯片安装范围（112）形成在基膜的中心部分。 半导体芯片包括中心部分和周边部分。 输入焊盘和输出焊盘包括用于与形成在基膜中的布线的电接触的凸块。输入线（122）将安装在芯片安装范围内的半导体芯片与印刷电路板电连接。 输出线（124）电连接半导体芯片和显示面板。 所述布线包括焊接到所述半导体芯片的凸起的接合端（125）。 绝缘构件包括第一绝缘构件（132）和第二绝缘构件（134）。

公开(公告)号：KR100866604B1

公开(公告)日：2008-11-03

申请号：KR1020070006903

申请日：2007-01-23

Applicant: 삼성전자주식회사

Inventor： 김동한

IPC: G05F1/10

CPC classification number: G06F1/3203 ,  G06F1/3287 ,  Y02D10/171 ,  Y02D50/20

Abstract: 전원 제어 장치 및 방법이 개시된다. 본 발명에 따른 전원 제어 장치는 항상 전원이 온 상태로 유지되는 액티브 블록; 및 계층적인 구조를 갖는 N개(N은 1이상의 자연수)의 전원 제어 유닛들을 구비하며, 상기 전원 제어 유닛들 각각은 상응하는 적어도 하나의 전원 도메인 블록의 전원을 제어하고, 상기 N개의 전원 제어 유닛들 중 첫번째 전원 제어 유닛은 상기 액티브 블록에 의해 전원이 제어되고, 상기 N개의 전원제어 유닛 중 제N번째 전원 제어 유닛은 제(N-1)번째 전원 제어 유닛에 의해 전원이 제어될 수 있다.