公开(公告)号：KR1020080048096A

公开(公告)日：2008-06-02

申请号：KR1020060117987

申请日：2006-11-28

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  홍창기 ,  윤보언 ,  배대록 ,  윤성규 ,  최석헌

IPC: H01L21/304

CPC classification number: H01L21/02032 ,  C09G1/02 ,  H01L21/02024 ,  H01L21/02079

Abstract: A method for recycling a substrate is provided to planarize an upper surface of the substrate by using a fumed silica and a colloidal silica. A first chemical mechanical polishing process is performed to remove a stepped part of an edge region of a substrate by using a slurry including a fumed silica(S100). A second chemical mechanical polishing process is performed to improve roughness of a surface of the substrate by using a slurry including a colloidal silica(S110). The slurry composition used in the first chemical mechanical polishing process includes fumed silica polishing particles of 5 to 20 weight percent, KOH of 1 to 5 weight percent, ammonium salt of 0.01 to 1.0 weight percent, and water of the remaining weight percent. The KOH is used as an additive for controlling pH. The ammonium salt is used as an additive for controlling a particle size.

Abstract translation: 提供一种用于再循环基底的方法，通过使用热解二氧化硅和胶体二氧化硅来平坦化基底的上表面。 通过使用含有热解法二氧化硅的浆料（S100），进行第一化学机械抛光工艺以除去基板的边缘区域的台阶部分。 通过使用包含胶体二氧化硅的浆料（S110），进行第二化学机械抛光工艺以改善基材表面的粗糙度。 在第一化学机械抛光工艺中使用的浆料组合物包括5至20重量％的煅制二氧化硅抛光颗粒，1至5重量％的KOH，0.01至1.0重量％的铵盐和剩余重量百分比的水。 KOH用作控制pH的添加剂。 铵盐用作控制粒度的添加剂。

公开(公告)号：KR1020080043173A

公开(公告)日：2008-05-16

申请号：KR1020060111879

申请日：2006-11-13

Applicant: 삼성전자주식회사

Inventor： 최석헌 ,  백인규 ,  이준영 ,  김중현 ,  홍창기 ,  손윤호

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/04 ,  H01L27/2409 ,  H01L27/2481 ,  H01L28/20 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1683 ,  G11C13/0004

Abstract: A semiconductor device and a method of manufacturing the same are provided to minimize a boundary area between a resistive memory material layer and an interlayer dielectric by forming locally a resistive material layer within a via hole. A first wiring(210) of a line type is formed on a semiconductor substrate(100). A first interlayer dielectric(500) includes a first via hole for exposing an upper surface of the first wiring. A first conductive plug(300) or a first diode(350) is formed to bury a part of the first via hole. A first lower electrode(410) is formed within the first via hole to define a first recess region. A first resistive memory material layer(420) is formed locally within the first recess region. A first upper electrode(430) is formed on the first resistive memory material layer. A second wiring(220) of a line type is connected electrically to the first upper electrode.

Abstract translation: 提供半导体器件及其制造方法，以通过在通孔内局部形成电阻材料层来最小化电阻性存储材料层和层间电介质之间的边界面积。 线型的第一布线（210）形成在半导体衬底（100）上。 第一层间电介质（500）包括用于暴露第一布线的上表面的第一通孔。 形成第一导电插头（300）或第一二极管（350）以埋设第一通孔的一部分。 第一下电极（410）形成在第一通孔内，以限定第一凹陷区域。 第一电阻性存储器材料层（420）局部地形成在第一凹部区域内。 第一上电极（430）形成在第一电阻存储材料层上。 线型的第二布线（220）电连接到第一上电极。

公开(公告)号：KR100828029B1

公开(公告)日：2008-05-08

申请号：KR1020060125701

申请日：2006-12-11

Applicant: 삼성전자주식회사

Inventor： 한상엽 ,  홍창기 ,  윤보언 ,  고영호 ,  윤성규 ,  임종흔

IPC: H01L23/12

CPC classification number: H01L21/76254 ,  H01L21/3212 ,  H01L21/32139

Abstract: A method for manufacturing a stack type semiconductor device is provided to improve a surface flatness by forming a passivation layer pattern on an edge region of a second substrate. A surface layer(106) is formed on a first substrate. An insulation layer(206) is formed on a second substrate(200). The first and second substrates are attached to each other, such that the surface layer is attached on the insulation layer. A portion of the first substrate is separated, such that the surface layer remains only on a center portion of the second substrate. A passivation layer pattern(404) is formed on an edge region of the second substrate, to which the surface layer is attached. The surface layer, which is attached to the passivation layer pattern, is planarized. A thickness of the passivation layer pattern is equal to or greater than that of the surface layer.

Abstract translation: 提供一种用于制造叠层型半导体器件的方法，通过在第二衬底的边缘区域上形成钝化层图案来改善表面平坦度。 在第一基板上形成表面层（106）。 绝缘层（206）形成在第二基板（200）上。 第一和第二基板彼此附接，使得表面层附着在绝缘层上。 分离第一衬底的一部分，使得表面层仅保留在第二衬底的中心部分上。 钝化层图案（404）形成在第二基板的边缘区域上，表面层附着在该边缘区域上。 附着到钝化层图案的表面层被平坦化。 钝化层图案的厚度等于或大于表面层的厚度。

公开(公告)号：KR1020080037802A

公开(公告)日：2008-05-02

申请号：KR1020060104905

申请日：2006-10-27

Applicant: 삼성전자주식회사

Inventor： 윤성규 ,  이재동 ,  홍창기 ,  윤보언

IPC: C09K3/14

Abstract: A slurry composition is provided to minimize dishing of an oxide layer and to improve the polishing selectivity of an oxide layer to a nitride layer during a chemical mechanical polishing process using a fixed polishing pad, thereby improving the productivity in a semiconductor fabricating process. A slurry composition for a chemical mechanical polishing process using a fixed polishing pad comprises 0.01-0.5 wt% of polishing particles, 0.5-2.5 wt% of an anionic surfactant, and the balance amount of water containing a pH modifier. The anionic surfactant is at least one surfactant selected from the group consisting of polyacrylic acid, polycarboxylic acid, ammonium poly acrylate and ammonium poly carboxylate.

Abstract translation: 提供了一种浆料组合物，以在使用固定的抛光垫的化学机械抛光工艺期间最小化氧化物层的凹陷和改善氧化物层对氮化物层的抛光选择性，从而提高半导体制造工艺中的生产率。 用于使用固定抛光垫的化学机械抛光工艺的浆料组合物包括0.01-0.5重量％的抛光颗粒，0.5-2.5重量％的阴离子表面活性剂和余量的含有pH调节剂的水。 阴离子表面活性剂是选自聚丙烯酸，多元羧酸，聚丙烯酸铵和聚羧酸铵中的至少一种表面活性剂。

公开(公告)号：KR100809328B1

公开(公告)日：2008-03-05

申请号：KR1020060067480

申请日：2006-07-19

Applicant: 삼성전자주식회사

Inventor： 권병호 ,  홍창기 ,  윤보언 ,  김준용

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 비휘발성 메모리 집적 회로 장치의 제조 방법이 제공된다. 비휘발성 메모리 집적 회로 장치의 제조 방법은 기판상에 소자 분리 영역을 형성하여 셀 어레이 영역과 주변 회로 영역을 정의하고, 셀 어레이 영역 상에 하부 구조, 도전 패턴 및 제1 희생막 패턴이 순차적으로 적층된 다수의 제1 및 제2 프리(pre) 적층 게이트 구조를 형성하되, 제1 프리 적층 게이트 구조 사이의 제1 피치, 제1 프리 적층 게이트 구조와 제2 프리 적층 게이트 구조 사이의 제2 피치는 제2 프리 적층 게이트 구조 사이의 제3 피치보다 좁도록 형성하고, 제1 및 제2 프리 적층 게이트 구조에 의해 노출된 셀 어레이 영역에 정션 영역을 형성하고, 제1 및 제2 프리 적층 게이트 구조의 측벽에 스페이서를 형성하되, 제1 프리 적층 게이트 구조 사이의 스페이서, 제1 프리 적층 게이트 구조와 제2 프리 적층 게이트 구조 사이의 스페이서는 서로 접촉하고 제2 프리 적층 게이트 구조 사이의 스페이서는 서로 접촉하지 않도록 형성하고, 제2 프리 적층 게이트 구조 사이의 공간을 채우는 제2 희생막 패턴을 형성하고, 제1 및 제2 프리 적층 게이트 구조의 제1 희생막 패턴을 제거하고, 제1 및 제2 프리 적층 게이트 구조의 제1 희생막 패턴이 제거된 공간에 다마신 금속막 패턴을 형성하여 제1 및 제2 적층 게이트 구조를 완성하고, 제2 희생막 패턴을 제거하고, 제1 적층 게이트 구조의 상면, 제2 적층 게이트 구조의 상면 및 측벽과, 기판상에 정지막을 형성하는 것을 포함한다.
비휘발성 메모리 집적 회로 장치, 플래쉬, 낸드, 정지막, 다마신 금속막 패턴

公开(公告)号：KR100807226B1

公开(公告)日：2008-02-28

申请号：KR1020060078837

申请日：2006-08-21

Applicant: 삼성전자주식회사

Inventor： 강대혁 ,  홍창기 ,  이근택 ,  박임수 ,  한동균 ,  이몽섭 ,  오정민

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10814 ,  H01L27/10817 ,  H01L27/10852

Abstract: 반도체 장치의 제조 방법에서, 패드 영역을 갖는 기판 상에 질화물을 포함하는 식각 저지막 및 산화물을 포함하는 몰드막이 형성된다. 상기 몰드막 및 식각 저지막을 패터닝하여 상기 기판의 패드 영역을 노출시키는 개구를 형성한다. 황산(H
2 SO
4 ) 및 물(H
2 O)을 포함하는 식각액을 이용하여 상기 개구에 의해 노출된 상기 식각 저지막의 측면 부위를 식각함으로써 상기 식각 저지막에 의해 한정된 개구의 하부를 상기 몰드막에 의해 한정된 개구의 중앙 부위보다 넓게 확장시킨다. 이어서, 상기 확장된 개구의 표면들 상에 하부 전극을 형성하고, 상기 하부 전극 상에 유전막 및 상부 전극을 형성하여 커패시터를 완성한다. 상기와 같이 하부가 확장된 개구 내에 하부 전극을 형성하므로 상기 커패시터의 구조적 안정성이 향상될 수 있다.

Abstract translation: 在制造半导体器件的方法中，在具有焊盘区域的衬底上形成包括氧化物的模制膜和包含氮化物的蚀刻停止膜。 模制膜和蚀刻停止膜被图案化以形成暴露衬底的焊盘区域的开口。 硫酸（H

公开(公告)号：KR1020070095121A

公开(公告)日：2007-09-28

申请号：KR1020060025409

申请日：2006-03-20

Applicant: 삼성전자주식회사

Inventor： 차지훈 ,  심우관 ,  한동균 ,  홍창기 ,  정승필

IPC: H01L21/8247

CPC classification number: H01L21/76224 ,  Y10S438/954

Abstract: A method for manufacturing a non-volatile semiconductor memory device is provided to minimize generation of seams and voids in a floating gate by preventing formation of an undercut region in a floating gate forming region. A pad oxide layer pattern(111) and a mask pattern(113) are formed on a semiconductor substrate(100), and the substrate is etched by using the mask pattern as an etch mask to form a trench. A first isolation film(121) and a second isolation film(123) are formed to bury the trench. The mask pattern is removed to expose an upper surface of the pad oxide layer pattern and sidewalls of the second isolation film. The pad oxide layer pattern and a sidewall of the second device isolation layer exposed by the opening are removed to form a floating gate forming region.

Abstract translation: 提供一种用于制造非易失性半导体存储器件的方法，以通过防止在浮动栅极形成区域中形成底切区域来最小化浮动栅极中的接缝和空隙的产生。 在半导体衬底（100）上形成焊盘氧化物层图案（111）和掩模图案（113），并且通过使用掩模图案作为蚀刻掩模来蚀刻衬底以形成沟槽。 形成第一隔离膜（121）和第二隔离膜（123）以埋置沟槽。 去除掩模图案以暴露焊盘氧化物层图案的上表面和第二隔离膜的侧壁。 去除衬垫氧化物层图案和由开口暴露的第二器件隔离层的侧壁以形成浮栅形成区域。

公开(公告)号：KR100734330B1

公开(公告)日：2007-07-02

申请号：KR1020060072264

申请日：2006-07-31

Applicant: 삼성전자주식회사

Inventor： 오정민 ,  한정남 ,  홍창기 ,  이근택 ,  이효산

IPC: H01L21/304

Abstract: A method for drying a substrate and an apparatus for performing the same are provided to restrain a water spot and to prevent declination of a fine pattern by using a cleaning liquid containing deionized water and an organic fluoride based compound vapor. A substrate is cleaned by using a cleaning liquid containing deionized water and then rinsed by using a drying agent containing an organic fluoride based compound and alcohol(S10). An organic fluoride based compound vapor is supplied on to the rinsed substrate to form an organic fluoride base compound vapor atmosphere around the substrate, thereby removing the ionized water and the alcohol residing on the substrate(S20).

Abstract translation: 提供了一种用于干燥基板的方法和用于执行该方法的设备，以通过使用含有去离子水和有机氟化物基化合物蒸汽的清洁液来抑制水斑并防止精细图案的倾斜。 通过使用含有去离子水的清洁液来清洁基板，然后通过使用含有机氟化物基化合物和醇的干燥剂进行冲洗（S10）。 将有机氟化物基化合物蒸气供应到漂洗后的基板上以在基板周围形成有机氟化物基化合物蒸气气氛，由此除去沉积在基板上的离子化水和醇（S20）。

公开(公告)号：KR100734274B1

公开(公告)日：2007-07-02

申请号：KR1020050082450

申请日：2005-09-05

Applicant: 삼성전자주식회사

Inventor： 이효산 ,  김상용 ,  홍창기 ,  한정남 ,  심우관

IPC: C11D3/04 ,  C11D3/20 ,  C11D11/00 ,  H01L21/02 ,  H01L21/28

CPC classification number: H01L21/02071 ,  C11D3/042 ,  C11D3/046 ,  C11D3/2075 ,  C11D11/0047 ,  H01L21/0206 ,  H01L21/28282

Abstract: 본 발명은 플루오르 화합물, HNO
3 , 및 순수(deionized water)를 포함하는기판 세정용 조성물을 이용한 게이트 형성 방법을 개시한다. 상기 플루오르 화합물은 HF, NH
4 F 등을 포함할 수 있다. 상기 기판 세정용 조성물은 게이트 형성을 위한 금속막 식각에 의해 발생한 폴리머 부산물은 제거하고, 상기 폴리머 부산물 외의 막질은 잔류하도록 한다. 따라서 상기 기판 세정용 조성물을 이용하여 세정 공정을 행함으로써 전기적 특성이 우수한 반도체 소자의 게이트를 형성할 수 있다.
플루오르 화합물, HF, HNO3, 기판 세정용 조성물

公开(公告)号：KR1020070062149A

公开(公告)日：2007-06-15

申请号：KR1020050121901

申请日：2005-12-12

Applicant: 삼성전자주식회사

Inventor： 김성준 ,  홍창기 ,  윤보언

IPC: H01L21/336 ,  H01L21/20 ,  H01L21/304

CPC classification number: H01L21/02675 ,  H01L21/3212 ,  H01L21/823475

Abstract: A method for fabricating a multi-layer transistor using a laser induced epitaxial growth and CMP is provided to remove efficiently a protrusion from a single crystal silicon layer by performing a CMP process at a low removal speed by using high-flatness slurry. A first active layer(110) is formed on a semiconductor substrate(100). A first transistor(130) is formed on the first active layer. A first insulating layer(140) is formed on the semiconductor substrate. A first epitaxial silicon contact is formed on the first insulating layer. An amorphous silicon layer is formed on the first insulating layer. A single crystal silicon layer(160') is formed by single-crystallizing the amorphous silicon layer. The single crystal silicon layer is planarized by performing a CMP process for removing a protrusion of the single crystal silicon layer. A second active layer is formed by patterning the single crystal silicon layer. A second transistor is formed on the second active layer.

Abstract translation: 提供了使用激光诱导外延生长和CMP制造多层晶体管的方法，以通过使用高平坦度浆料以低去除速度进行CMP处理来有效地从单晶硅层移除突起。 第一有源层（110）形成在半导体衬底（100）上。 第一晶体管（130）形成在第一有源层上。 在半导体衬底上形成第一绝缘层（140）。 在第一绝缘层上形成第一外延硅接触。 在第一绝缘层上形成非晶硅层。 通过单晶非晶硅层形成单晶硅层（160'）。 通过执行用于去除单晶硅层的突起的CMP工艺来平坦化单晶硅层。 通过图案化单晶硅层形成第二有源层。 第二晶体管形成在第二有源层上。