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    Low-profile local interconnect and method of making the same
    11.
    发明专利
    Low-profile local interconnect and method of making the same 未知

    公开(公告)号：GB2507011B

    公开(公告)日：2015-06-10

    申请号：GB201401202

    申请日：2012-03-12

    Applicant: IBM

    Inventor： PONOTH SHOM ,  HORAK DAVID V ,  KOBURGER CHARLES W ,  YANG CHIH-CHAO

    IPC: H01L21/8234

    Abstract: Embodiments of the present invention provide a structure. The structure includes a plurality of field-effect-transistors having gate stacks formed on top of a semiconductor substrate, the gate stacks having spacers formed at sidewalls thereof; and one or more conductive contacts formed directly on top of the semiconductor substrate and interconnecting at least one source/drain of one of the plurality of field-effect-transistors to at least one source/drain of another one of the plurality of field-effect-transistors, wherein the one or more conductive contacts is part of a low-profile local interconnect that has a height lower than a height of the gate stacks.

    Strukturen flacher Grabenisolierungen
    13.
    发明专利
    Strukturen flacher Grabenisolierungen 未知

    公开(公告)号：DE112013002186T5

    公开(公告)日：2015-01-15

    申请号：DE112013002186

    申请日：2013-03-13

    Applicant: IBM

    Inventor： DORIS BRUCE B ,  CHENG KANGGUO ,  HARAN BALASUBRAMANIAN S ,  KHAKIFIROOZ ALI ,  KULKARNI PRANITA ,  KUMAR ARVIND ,  PONOTH SHOM

    IPC: H01L21/762

    Abstract: Es werden Strukturen flacher Grabenisolierungen zur Verwendung mit UTBB(Ultra-Thin Body and Buried Oxide)-Halbleitersubstraten bereitgestellt, welche verhindern, dass Defektmechanismen wie z. B. die Bildung elektrischer Kurzschlüsse zwischen frei liegenden Abschnitten von Siliciumschichten an den Seitenwänden eines flachen Grabens eines UTBB-Substrats in Fällen auftreten, wenn anschließend ein Grabenfüllmaterial des flachen Grabens weggeätzt und bis unter eine obere Fläche des UTBB-Substrats ausgespart wird.

    Verfahren und Struktur für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate
    15.
    发明专利
    Verfahren und Struktur für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate 未知

    公开(公告)号：DE112012002700T5

    公开(公告)日：2014-03-20

    申请号：DE112012002700

    申请日：2012-05-15

    Applicant: IBM

    Inventor： HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

    IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

    Abstract: In einer Ausführungsform wird ein Verfahren bereitgestellt, das ein Bereitstellen einer Struktur beinhaltet, die ein Halbleitersubstrat (12) mit wenigstens einem darin befindlichen Bereich (14) einer Einheit sowie eine dotierte Halbleiterschicht beinhaltet, die sich auf einer Oberseite des Halbleitersubstrats in dem wenigstens einen Bereich der Einheit befindet. Nach dem Bereitstellen der Struktur wird ein Opfer-Gate-Bereich (28) mit einem auf Seitenwänden desselben befindlichen Abstandshalter (34) auf einer Oberseite der dotierten Halbleiterschicht gebildet. Anschließend wird ein planarisierendes dielektrisches Material (36) gebildet, und der Opfer-Gate-Bereich (28) wird entfernt, um eine Öffnung (38) zu bilden, die einen Anteil der dotierten Halbleiterschicht freilegt. Die Öffnung wird bis zu einer Oberseite des Halbleitersubstrats (20) erweitert, und anschließend wird ein Tempervorgang durchgeführt, der eine Ausdiffusion von Dotierstoffen aus verbleibenden Anteilen der dotierten Halbleiterschicht bewirkt, wobei ein Source-Bereich (40) und ein Drain-Bereich (42) in Anteilen des Halbleitersubstrats gebildet werden, die sich unter den verbleibenden Anteilen der dotierten Halbleiterschicht befinden. Dann werden ein Gate-Dielektrikum (46) mit einem hohen k und ein Metall-Gate (48) in die erweiterte Öffnung hinein gebildet.

    Low-profile local interconnect and method of making the same
    17.
    发明专利
    Low-profile local interconnect and method of making the same 未知

    公开(公告)号：GB2507011A

    公开(公告)日：2014-04-16

    申请号：GB201401202

    申请日：2012-03-12

    Applicant: IBM

    Inventor： PONOTH SHOM ,  HORAK DAVID V ,  KOBURGER CHARLES W ,  YANG CHIH-CHAO

    IPC: H01L21/768

    Abstract: Embodiments of the present invention provide a structure. The structure includes a plurality of field-effect-transistors having gate stacks formed on top of a semiconductor substrate, the gate stacks having spacers formed at sidewalls thereof; and one or more conductive contacts formed directly on top of the semiconductor substrate and interconnecting at least one source/drain of one of the plurality of field-effect-transistors to at least one source/drain of another one of the plurality of field-effect- transistors, wherein the one or more conductive contacts is part of a low-profile local interconnect that has a height lower than a height of the gate stacks.

    FinFET with subset of sacrificial fins
    18.
    发明专利
    FinFET with subset of sacrificial fins 未知

    公开(公告)号：GB2497185A

    公开(公告)日：2013-06-05

    申请号：GB201220942

    申请日：2012-11-21

    Applicant: IBM

    Inventor： STANDAERT THEODORUS EDUARDUS ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  YAMASHITA TENKO ,  SEO SOON-CHEON

    IPC: H01L29/66

    Abstract: A method of fabricating a FinFET 200 is disclosed which comprises the steps of forming a plurality of fins on a dielectric substrate. A gate layer (208, figure 2A) is deposited over the fins. In some embodiments the fin hardmask that is present on the tops of each fin is removed from some of the fins prior to the deposition of the gate layer. A gate hardmask (210) is then deposited over the gate layer. A portion of the gate hardmask layer and gate layer are then removed. In some embodiments this removal step also removes portions of the fins underneath. In other embodiments portions 202A, 202B, 202C of a subset of fins are removed with an etch. The portion of the etched sacrificial fins that remain are called finlets 220. These finlets remain under the gate of the FinFET. In some embodiments the remaining fins are subsequently merged together.

    Lokale Zwischenverbindung mit einem niedrigen Profil und Verfahren zum Herstellen derselben
    20.
    发明专利
    Lokale Zwischenverbindung mit einem niedrigen Profil und Verfahren zum Herstellen derselben 未知

    公开(公告)号：DE112012002648B4

    公开(公告)日：2021-09-30

    申请号：DE112012002648

    申请日：2012-03-12

    Applicant: IBM

    Inventor： PONOTH SHOM ,  HORAK DAVID V ,  KOBURGER CHARLES W ,  YANG CHIH-CHAO

    IPC: H01L29/78 ,  H01L23/52 ,  H01L25/07 ,  H01L27/088

    Abstract: Struktur, die aufweist:eine Mehrzahl von Feldeffekttransistoren (100a, 100b, 100c) mit Gate-Stapeln (106), die auf der Oberseite eines Halbleitersubstrats (101) ausgebildet sind, wobei die Gate-Stapel Abstandshalter (201), die an Seitenwänden derselben ausgebildet sind, und eine Deckschicht (105) auf der Oberseite derselben aufweisen;einen oder mehrere leitfähige Kontakte (601, 602), die direkt auf der Oberseite des Halbleitersubstrats ausgebildet sind und wenigstens eine Source/einen Drain (202) von einem der Mehrzahl von Feldeffekttransistoren mit wenigstens einer Source/einem Drain (202) eines weiteren der Mehrzahl von Feldeffekttransistoren verbindet,wobei der eine oder die mehreren leitfähigen Kontakte ein Teil einer lokalen Zwischenverbindung mit einem niedrigen Profil (LPLI) sind, wobei die LPLI eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel ist;eine oder mehrere Durchkontaktierungen (501a, 501b, FIG. 6), die auf der Oberseite des einen oder der mehreren leitfähigen Kontakte und direkt benachbart zu den Abstandshaltern der Gate-Stapel ausgebildet sind, wobei die eine oder die mehreren Durchkontaktierungen aus einem gleichen Material wie jene des einen oder der mehreren leitfähigen Kontakte hergestellt sind und eine gleiche Höhe wie die Höhe der Gate-Stapel aufweisen; undeine Leitung (801, 802) eines leitfähigen Pfades, die direkt über, jedoch nicht in Kontakt mit dem einen oder den mehreren leitfähigen Kontakten der LPLI ausgebildet ist, wobei die Leitung des leitfähigen Pfades auf einer Oberseite von und in Kontakt mit der Deckschicht von wenigstens einem der Gate-Stapel ausgebildet ist.

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