公开(公告)号：AT421768T

公开(公告)日：2009-02-15

申请号：AT01911880

申请日：2001-03-13

Applicant: IBM ,  IBM UK

Inventor： NAEEM MUNIR ,  CLEVENGER LAWRENCE

IPC: H01L21/28 ,  H01L21/285 ,  B81C1/00 ,  H01L21/768

Abstract: A method of forming nano-scale features with conventional multilayer structures, and nano-scale features formed thereby. The method generally entails forming a multilayer structure that includes a polycrystalline layer and at least one constraining layer. The multilayer structure is patterned to form first and second structures, each of which includes the polycrystalline and constraining layers. At least the first structure is then locally heated, during which time the constraining layer restricts the thermal expansion of the polycrystalline layer of the first structure. As a result, stresses are induced in the polycrystalline layer of the first structure, causing substantially two-dimensional grain growth from the edge of the first structure. Sufficient grain growth occurs to produce a third structure which, based on the grain size of the polycrystalline layer, will be a nano-scale structure. When appropriately configured, nano-scale structures can be formed as operative components of electrical, mechanical, optical and fluid-handling devices.

公开(公告)号：DE112020000672T5

公开(公告)日：2021-11-18

申请号：DE112020000672

申请日：2020-03-26

Applicant: IBM

Inventor： CHEN HSUEH-CHUNG ,  XU YONGAN ,  MIGNOT YANN ,  KELLY JAMES ,  CLEVENGER LAWRENCE

IPC: H01L21/768

Abstract: Eine Technik bezieht sich auf ein Verfahren und eine Halbleitereinheit. Auf einem Substrat werden Mandrels gebildet, wobei die Mandrels eine erste Metallschicht aufweisen. Auf dem Substrat wird eine zweite Metallschicht benachbart zu der ersten Metallschicht gebildet, wobei die erste und die zweite Metallschicht durch ein Abstandshaltermaterial getrennt werden.

公开(公告)号：DE112018004641T5

公开(公告)日：2020-06-04

申请号：DE112018004641

申请日：2018-11-01

Applicant: IBM

Inventor： ANDO TAKASHI ,  YANG CHIH-CHAO ,  BRIGGS BENJAMIN ,  RIZZOLO MICHAEL ,  CLEVENGER LAWRENCE

IPC: H01L45/00

Abstract: Es wird ein Verfahren zum Bilden einer Halbleitereinheit vorgestellt. Das Verfahren umfasst Abscheiden einer isolierenden Schicht über einem Halbleitersubstrat, Ätzen der isolierenden Schicht, um eine Mehrzahl von Gräben zum Aufnehmen eines ersten leitenden Materials zu bilden, Bilden eines resistiv schaltenden Speicherelements über mindestens einem Graben der Mehrzahl von Gräben, wobei das resistiv schaltende Speicherelement eine darauf ausgebildete leitende Abdeckung aufweist, und Abscheiden einer dielektrischen Abdeckung über den Gräben. Das Verfahren umfasst ferner Ätzen von Teilen der isolierenden Schicht, um einen Abschnitt der dielektrischen Abdeckung freizulegen, die über dem resistiv schaltenden Speicherelement ausgebildet ist, Ätzen des frei liegenden Abschnitts der dielektrischen Abdeckung, um die leitende Abdeckung des resistiv schaltenden Speicherelements freizulegen, und Bilden einer Barriereschicht in direktem Kontakt mit dem frei liegenden Abschnitt der leitenden Abdeckung.

公开(公告)号：DE112016001773B4

公开(公告)日：2018-06-21

申请号：DE112016001773

申请日：2016-05-27

Applicant: IBM

Inventor： BRIGGS BENJAMIN DAVID ,  RIZZOLO MICHAEL ,  CLEVENGER LAWRENCE ,  MOTOYAMA KOICHI

IPC: H01L23/522 ,  H01L21/768

Abstract: Verbindungsstruktur, aufweisend:eine Grabenöffnung (52), welche innerhalb einer Schicht dielektrischen Materials (30) angeordnet ist, die auf einem Substrat (10) vorliegt, wobei die Grabenöffnung (52) eine Mehrzahl erster Grabenabschnitte (52A), welche eine erste Breite (W1) aufweisen, und mindestens einen zweiten Grabenabschnitt (52B) aufweist, welcher eine zweite Breite (W2) aufweist, die größer als die erste Breite (W1) ist, wobei der mindestens eine zweite Grabenabschnitt (52B) die Mehrzahl erster Grabenabschnitte (52A) voneinander trennt;eine erste Diffusionsbarriere (62), welche auf Seitenwänden und einer unteren Fläche der Grabenöffnung (52) angeordnet ist;eine erste Abdeckung, welche auf der ersten Diffusionsbarriere (62) angeordnet ist;erste Abschnitte leitfähigen Materials (66), welche auf Abschnitten der ersten Abdeckung angeordnet sind, die sich innerhalb der Mehrzahl erster Grabenabschnitte (52A) befinden, wobei jeder erster Abschnitt leitfähigen Materials (66) einen verbleibenden Raum jedes der Mehrzahl erster Grabenabschnitte (52A) füllt; undeine die Elektromigration blockierende Insel, welche innerhalb des mindestens einen zweiten Grabenabschnitts (52B) angeordnet ist und an entsprechende Enden benachbarter erster Abschnitte leitfähigen Materials (66) stößt, wobei die die Elektromigration blockierende Insel eine zweite Diffusionsbarriere (72), welche auf Abschnitten der ersten Abdeckung, die in dem mindestens einen zweiten Grabenabschnitt (52B) angeordnet sind, und den entsprechenden Enden der benachbarten ersten Abschnitte leitfähigen Materials (66) angeordnet ist, eine zweite Abdeckung, welche auf der zweiten Diffusionsbarriere (72) angeordnet ist, und einen zweiten Abschnitt leitfähigen Materials (76) aufweist, welcher auf der zweiten Abdeckung angeordnet ist und einen verbleibenden Raum des mindestens einen zweiten Grabenabschnitts (52B) füllt.

公开(公告)号：AU9209001A

公开(公告)日：2002-04-22

申请号：AU9209001

申请日：2001-10-05

Applicant: IBM

Inventor： CLEVENGER LAWRENCE ,  HSU LOUIS LU-CHEN ,  WONG KWONG HON

IPC: H01L21/02 ,  H01L27/06

Abstract: An electronic structure that has in-situ formed unit resistors and a method for fabricating such structure are disclosed. The electronic structure that has in-situ formed unit resistors consists of a first plurality of conductive elements formed in an insulating material layer, a plurality of electrically resistive vias formed on top and in electrical communication with at least one of the first plurality of conductive elements, and a second plurality of conductive elements formed on top of and in electrical communication with at least one of the plurality of electrically resistive vias. The present invention novel structure may further be formed in a multi-level configuration such that multi-level resistors may be connected in-series to provide larger resistance values. The present invention novel structure may further be combined with a capacitor network to form desirable RC circuits.

公开(公告)号：AU4080201A

公开(公告)日：2001-09-24

申请号：AU4080201

申请日：2001-03-13

Applicant: IBM

Inventor： CLEVENGER LAWRENCE

IPC: H01L21/28 ,  H01L21/768 ,  H01L21/285

Abstract: A method of forming nano-scale features with conventional multilayer structures, and nano-scale features formed thereby. The method generally entails forming a multilayer structure that includes a polycrystalline layer and at least one constraining layer. The multilayer structure is patterned to form first and second structures, each of which includes the polycrystalline and constraining layers. At least the first structure is then locally heated, during which time the constraining layer restricts the thermal expansion of the polycrystalline layer of the first structure. As a result, stresses are induced in the polycrystalline layer of the first structure, causing substantially two-dimensional grain growth from the edge of the first structure. Sufficient grain growth occurs to produce a third structure which, based on the grain size of the polycrystalline layer, will be a nano-scale structure. When appropriately configured, nano-scale structures can be formed as operative components of electrical, mechanical, optical and fluid-handling devices.

公开(公告)号：DE112020003521T5

公开(公告)日：2022-04-14

申请号：DE112020003521

申请日：2020-09-08

Applicant: IBM

Inventor： RIZZOLO MICHAEL ,  LANZILLO NICHOLAS ANTHONY ,  BRIGGS BENJAMIN ,  CLEVENGER LAWRENCE

IPC: H01L43/12 ,  G11C11/16

Abstract: Ein Verfahren zum Bilden einer MRAM-Einheit schließt ein: Bilden von MTKs (202) auf Verbindungsleitungen (106), die in einem ersten Dielektrikum (102) eingebettet sind; Abscheiden einer Verkapselungsschicht (204) über den MTKs (202); Vergraben der MTKs (202) in einem zweiten Dielektrikum (206); Strukturieren eines Grabens (302') in dem zweiten Dielektrikum (206) über den MTKs, um die Verkapselungsschicht (204) über Oberseiten der MTKs (202) freizulegen, wodurch eine Topographie an dem Boden des Grabens (302') erzeugt wird; Bilden einer Metallleitung (904) in dem Graben (302') über der Topographie; Absenken der Metallleitung (904), wodurch die Metallleitung (904) zu Segmenten (904a, 904b) aufgetrennt wird, die von freiliegenden Erhebungen der Verkapselungsschicht (204) getrennt werden; Absenken der freiliegenden Erhebungen der Verkapselungsschicht (204), um Vertiefungen an den Oberseiten der MTKs (202) zu bilden; und Bilden selbstausgerichteter Kontakte (1202) in den Vertiefungen. Ferner wird eine MRAM-Einheit bereitgestellt.

公开(公告)号：DE112020003469T5

公开(公告)日：2022-04-14

申请号：DE112020003469

申请日：2020-08-14

Applicant: IBM

Inventor： LANZILLO NICHOLAS ANTHONY ,  SHOBHA HOSADURGA ,  HUANG HUAI ,  WANG JUNLI ,  MOTOYAMA KOICHI ,  PENNY CHRISTOPHER ,  CLEVENGER LAWRENCE

IPC: H01L21/768 ,  H01L23/532

Abstract: Es werden Verfahren zum Bilden trapezförmiger Verbindungsleitungen bereitgestellt. Bei einer Erscheinungsform weist ein Verfahren zum Bilden einer Verbindungsleitungsstruktur auf: Strukturieren eines Grabens/von Gräben mit einem V-förmigen Profil mit einem abgerundeten Boden in einem Dielektrikum; Abscheiden einer Auskleidung in den Graben/die Gräben unter Verwendung von PVD, wodurch der Graben/die Gräben aufgeweitet wird/werden, um ein trapezförmiges Profil in dem Graben/den Gräben zu erzeugen; Entfernen der Auskleidung aus dem Graben/den Gräben selektiv gegenüber dem Dielektrikum, wodurch nach dem Entfernen der Graben/die Gräben mit dem trapezförmigen Profil in dem Dielektrikum zurückbleibt/zurückbleiben; Abscheiden einer konformen Barriereschicht in den/die und Auskleiden des/der Grabens/Gräben, der/die das trapezförmige Profil aufweist/aufweisen; Abscheiden eines Leiters in den/die und Füllen des/der Grabens/Gräben, der/die das trapezförmige Profil aufweist/aufweisen, über der konformen Barriereschicht; und Polieren des Leiters und der konformen Barriereschicht bis hinunter zu dem Dielektrikum. Ferner wird eine Verbindungsleitungsstruktur bereitgestellt.

公开(公告)号：DE112018002805T5

公开(公告)日：2020-03-05

申请号：DE112018002805

申请日：2018-05-29

Applicant: IBM

Inventor： BRIGGS BENJAMIN ,  CLEVENGER LEIGH ANNE ,  RIZZOLO MICHAEL ,  ASHOORI MARYAM ,  SKORDAS SPYRIDON ,  CLEVENGER LAWRENCE ,  CANAPERI JUSTIN

IPC: G06F3/041

Abstract: Ein System für eine berührungsempfindliche Bildschirmoberfläche, das eine Beschichtung mit einer Mehrzahl darin enthaltener durch Berühren aktivierbarer Mikro-Chips; und einen Projektor zum Projizieren eines Lichtbildes auf die Beschichtung enthält, die auf ein Substrat für eine berührungsempfindlichen Bildschirm aufgebracht ist. Das System enthält auch eine Bildabstimmungseinheit, die durch Berühren aktivierbare Mikro-Chips auf Merkmale des auf die Beschichtung projizierten Lichtbildes abstimmt. Das System enthält ferner einen Empfänger zum Empfangen von Signalen von den durch Berühren aktivierbaren Mikro-Chips, wenn das Merkmal des Lichtbildes aktiviert wird.

公开(公告)号：CA2719727A1

公开(公告)日：2009-12-17

申请号：CA2719727

申请日：2009-03-30

Applicant: IBM

Inventor： CLEVENGER LAWRENCE ,  DALTON TIMOTHY ,  HSU LOUIS ,  RADENS CARL

IPC: H02J17/00 ,  H02J7/00 ,  H04W88/02

Abstract: A system and methodology for intelligent power management of wirelessly networked devices. The system provides for reliable wireless communication via a wireless power charging method and, a method to maintain power capacity of batteries in a wireless device. The batteries are charged via an RF harvesting unit embedded inside the wireless device. An intelligent wireless power charging system further comprises at least two batteries and at least two RF adaptor devices coupled to an AC power line. The first adaptor is set for data communication while the second adaptor is used to transmit the power. In addition, when a first battery is in use during active mode, the second battery is subjected to wireless charging.