公开(公告)号：DE102012207913B4

公开(公告)日：2014-05-15

申请号：DE102012207913

申请日：2012-05-11

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  HAENSCH WILFRIED ERNST-AUGUST ,  GUILLORN MICHAEL A

IPC: H01L21/336 ,  H01L29/78

Abstract: Verfahren zum Fertigen einer Feldeffekttransistor-Einheit, das die folgenden Schritte umfasst: Bereitstellen eines Wafers, der eine aktive Schicht (106) auf einem Isolator (102) aufweist; Strukturieren einer Vielzahl von Finnen-Hartmasken auf der aktiven Schicht; Platzieren eines Dummy-Gate (404; 412) mit einer daraufliegenden Gate-Hartmaske (406; 414) über einem mittleren Abschnitt der Finnen-Hartmasken,; Ausbilden von Abstandschichten (506; 516) auf Seitenwänden des Dummy-Gates und der Gate-Hartmaske, wobei Abschnitte der aktiven Schicht außerhalb des Dummy-Gates und der Abstandschichten als Source- und Drain-Bereiche (502, 504; 512, 514) der Einheit dienen; Implantieren eines oder mehrerer Dotiermittel in die Source- und Drain-Bereiche; Abscheiden einer dielektrischen Füllmaterialschicht (702; 704) um das Dummy-Gate und die Abstandschichten herum; Entfernen des Dummy-Gates, um einen Graben (802; 804) in der dielektrischen Füllmaterialschicht auszubilden, wobei die Finnen-Hartmasken auf der aktiven Schicht in dem Graben vorhanden sind; Verwenden der Finnen-Hartmasken, um eine Vielzahl von Finnen in der aktiven Schicht in dem Graben zu ätzen, wobei die Finnen als Kanalbereich der Einheit dienen; Aktivieren der in den Source- und Drain-Bereichen implantierten Dotiermittel mithilfe von schneller thermischer Temperung; und Ausbilden eines Metall-Ersatzgates (1402; 1404) in dem Graben, wobei der Schritt der Aktivierung der in den Source- und Drain-Bereichen implantierten Dotiermittel vor dem Schritt des Ausbildens des Metall-Ersatzgates in dem Graben durchgeführt wird, wobei das Metall-Ersatzgate ein Metall zum Einstellen der Austrittsarbeit des Metall-Ersatzgates und ein Füllmetall aufweist.

公开(公告)号：DE102016204414A1

公开(公告)日：2016-09-22

申请号：DE102016204414

申请日：2016-03-17

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GUILLORN MICHAEL A ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L29/775 ,  H01L21/20 ,  H01L21/283 ,  H01L21/324 ,  H01L29/423

Abstract: Eine Nanodraht-Feldeffekttransistor(FET)-Einheit beinhaltet einen ersten Source-/Drain-Bereich und einen zweiten Source-/Drain-Bereich. Jeder von dem ersten und dem zweiten Source-/Drain-Bereich ist auf einer Oberseite eines Bulk-Halbleitersubstrats ausgebildet. Ein Gate-Bereich ist zwischen den ersten und den zweiten Source-/Drain-Bereich zwischengefügt und befindet sich direkt auf der Oberseite des Bulk-Halbleitersubstrats. Eine Mehrzahl von Nanodrähten ist lediglich in dem Gate-Bereich ausgebildet. Die Nanodrähte hängen über dem Halbleitersubstrat und definieren Gate-Kanäle der Nanodraht-FET-Einheit. Eine Gate-Struktur beinhaltet eine Gate-Elektrode, die in dem Gate-Bereich derart ausgebildet ist, dass sich die Gate-Elektrode mit einer gesamten Oberfläche jedes Nanodrahts in Kontakt befindet.

公开(公告)号：DE102016204201A1

公开(公告)日：2016-09-22

申请号：DE102016204201

申请日：2016-03-15

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  CHANG PAUL ,  COHEN GUY M ,  GUILLORN MICHAEL A

IPC: H01L39/24 ,  H01L39/22

Abstract: Silicidierte Nanodrähte als Nanobrücken in Josephson-Kontakten. Ein supraleitender silicidierter Nanodraht wird als Weak-Link-Brücke in einem Josephson-Kontakt verwendet und ein Herstellungsverfahren wird angewendet, um silicidierte Nanodrähte herzustellen, das ein Strukturieren von zwei Kontakt-Bänken und eines rauen Nanodrahts aus einem Siliciumsubstrat, ein Umformen des Nanodrahts durch Wasserstoff-Tempern und ein Silicidieren des Nanodrahts durch Einbringen eines Metalls in die Nanodraht-Struktur aufweist.

公开(公告)号：GB2513761A

公开(公告)日：2014-11-05

申请号：GB201413366

申请日：2012-12-19

Applicant: IBM

Inventor： COHEN GUY ,  GUILLORN MICHAEL A ,  MURRAY CONAL E

IPC: H01L29/66 ,  H01L29/775

Abstract: A method of fabricating a FET device is provided which includes the following steps. Nanowires/pads are formed in a SOI layer over a BOX layer, wherein the nanowires are suspended over the BOX. A HSQ layer is deposited that surrounds the nanowires. A portion(s) of the HSQ layer that surround the nanowires are cross-linked, wherein the cross-linking causes the portion(s) of the HSQ layer to shrink thereby inducing strain in the nanowires. One or more gates are formed that retain the strain induced in the nanowires. A FET device is also provided wherein each of the nanowires has a first region(s) that is deformed such that a lattice constant in the first region(s) is less than a relaxed lattice constant of the nanowires and a second region(s) that is deformed such that a lattice constant in the second region(s) is greater than the relaxed lattice constant of the nanowires.

公开(公告)号：DE102016204414B4

公开(公告)日：2021-09-02

申请号：DE102016204414

申请日：2016-03-17

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GUILLORN MICHAEL A ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L29/775 ,  H01L21/20 ,  H01L21/283 ,  H01L21/324 ,  H01L29/423

Abstract: Verfahren zum Herstellen einer Nanodraht-Feldeffekttransistor(FET)-Einheit, wobei das Verfahren aufweist:Bilden einer Mehrzahl von Fins (128) direkt auf einem Bulk-Substrat (100) aus einem Halbleitermaterial eines ersten Typs;Bilden von einer epitaxialen Basisschicht (134) aus einem Material eines zweiten Halbleiter-Typs benachbart zu unteren Anteilen der Mehrzahl von Fins (128), wobei sich das Material des zweiten Halbleiter-Typs von dem Material des ersten Halbleiter-Typs unterscheidet;Durchführen einer Temperung derart, dass die epitaxiale Basisschicht (134) thermisch in Basisanteile der Halbleiter-Fins (128) hineingemischt wird.selektives Entfernen des Halbleitermaterials des zweiten Typs in Bezug auf das Halbleitermaterial des ersten Typs, um eine Mehrzahl von Nanodrähten (138) aus der Mehrzahl von Fins (128) zu bilden, wobei die Mehrzahl von Nanodrähten (138) über dem Bulk-Halbleitermaterial (100) hängt.

公开(公告)号：DE102012217482B4

公开(公告)日：2019-07-04

申请号：DE102012217482

申请日：2012-09-26

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GLODDE MARTIN ,  GUILLORN MICHAEL A

IPC: H01L29/775 ,  B82B1/00 ,  B82B3/00 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/283 ,  H01L21/336 ,  H01L29/49 ,  H01L29/78

Abstract: Struktur, aufweisend:ein Substrat (10), welches eine Kohlenstoff-Nanoröhre (14) aufweist, die über einer Fläche des Substrats (10) angeordnet ist, wobei die Kohlenstoff-Nanoröhre (14) teilweise innerhalb einer elektrisch isolierenden Schutzschicht (16) angeordnet ist;einen Gate-Stapel, welcher über dem Substrat (10) angeordnet ist, wobei ein erster Abschnitt einer Länge der Kohlenstoff-Nanoröhre (14), der nicht von der elektrisch isolierenden Schutzschicht (16) bedeckt ist, durch den Gate-Stapel führt, wobei der Gate-Stapel den ersten Abschnitt der Länge der Kohlenstoff-Nanoröhre vollumfänglich umschließt und wobei der erste Abschnitt der Länge einen Kanal definiert;einen Source-Kontakt, welcher in Nachbarschaft zu einer ersten Seite des Gate-Stapels angeordnet ist, wobei ein zweiter Abschnitt der Länge der Kohlenstoff-Nanoröhre (14), der nicht von der elektrisch isolierenden Schutzschicht (16) bedeckt ist, elektrisch leitfähig mit dem Source-Kontakt verbunden ist; undeinen Drain-Kontakt, der in Nachbarschaft zu einer zweiten, gegenüber liegenden Seite des Gate-Stapels angeordnet ist, wobei ein dritter Abschnitt der Länge der Kohlenstoff-Nanoröhre (14), der nicht von der elektrisch isolierenden Schutzschicht (16) bedeckt ist, elektrisch leitfähig mit dem Drain-Kontakt verbunden ist,wobei der Gate-Stapel, der Source-Kontakt und der Drain-Kontakt innerhalb der elektrisch isolierenden Schutzschicht (16) und innerhalb einer elektrisch isolierenden organischen Planarisierungsschicht (18) enthalten sind, welche über der elektrisch isolierenden Schutzschicht (16) angeordnet ist.

公开(公告)号：DE102012223653B4

公开(公告)日：2015-11-26

申请号：DE102012223653

申请日：2012-12-18

Applicant: IBM

Inventor： GUILLORN MICHAEL A ,  LAUER GEN PEI ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L21/8234 ,  H01L21/306 ,  H01L21/84 ,  H01L29/06

Abstract: Verfahren zur Herstellung von Transistoreinheiten, aufweisend: Bereitstellen eines Substrats, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält; Ätzen einer V-förmigen Nut durch die Siliciumfläche zwischen den benachbarten ersten und zweiten Gate-Strukturen, wobei sich die V-förmige Nut im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt; Implantieren einer Source/Drain-Zone in die V-förmige Nut; und Silicidieren der implantierten Source/Drain-Zone; wobei das Substrat aus einer Silicium-auf-Isolator(SOI)-Schicht besteht, die auf einer isolierenden Schicht angeordnet ist, und wobei die Source/Drain-Zone so implantiert wird, dass sie sich zumindest von einem Boden der V-förmigen Nut bis zu der isolierenden Schicht erstreckt; wobei das Ätzen das Durchführen eines Verfahrens des chemischen Ätzens mit einem Gas (CVE) aufweist, welches an einer Si(111)-Ebene der SOI-Schicht endet; und wobei das chemische Ätzen mit einem Gas unter Verwendung eines Gemisches von HCl und German (GeH4) einige Minuten lang bei etwa 550 °C und 5330 Pascal in einem H2-Strom durchgeführt wird.

公开(公告)号：GB2513761B

公开(公告)日：2015-07-15

申请号：GB201413366

申请日：2012-12-19

Applicant: IBM

Inventor： COHEN GUY ,  GUILLORN MICHAEL A ,  MURRAY CONAL E

IPC: H01L29/66 ,  H01L29/775

公开(公告)号：DE112013001404T5

公开(公告)日：2014-12-11

申请号：DE112013001404

申请日：2013-03-29

Applicant: IBM

Inventor： GUILLORN MICHAEL A ,  PRANATHARTHIHARAN BALASUBRAMANIAN ,  CHANG JOSEPHINE ,  SLEIGHT JEFFREY WILLIAM

IPC: H01L21/336 ,  H01L21/76 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Verhindern eines elektrischen Kurzschließens von benachbarten Halbleitereinheiten bereit. Das Verfahren beinhaltet ein Bilden einer Mehrzahl von Fins (101 bis 104) einer Mehrzahl von Feldeffekttransistoren auf einem Substrat (109); ein Bilden von wenigstens einer Barrierenstruktur (162) zwischen einem ersten (102) und einem zweiten (103) Fin der Mehrzahl von Fins; sowie ein Aufwachsen einer epitaxialen Dünnschicht (181 bis 188) aus der Mehrzahl von Fins, wobei sich die epitaxiale Dünnschicht horizontal von Seitenwänden von wenigstens dem ersten und dem zweiten Fin aus erstreckt und die Barrierenstruktur erreicht, die sich zwischen dem ersten und dem zweiten Fin befindet.

公开(公告)号：DE112012003834T5

公开(公告)日：2014-06-05

申请号：DE112012003834

申请日：2012-10-06

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  ENGELMANN SEBASTIAN U ,  GUILLORN MICHAEL A ,  CHANG LELAND

IPC: H01L29/66

Abstract: Struktur und Verfahren zum Herstellen einer Barrierenschicht, die eine elektromechanische Einheit und eine CMOS-Einheit auf einem Substrat trennt. Eine beispielhafte Struktur beinhaltet eine schützende Schicht, welche die elektromechanische Einheit verkapselt, wobei die Barrierenschicht einem Ätzprozess standhalten kann, der in der Lage ist, die schützende Schicht, jedoch nicht die Barrierenschicht zu entfernen. Das Substrat kann ein Silicium-auf-Isolator-Substrat oder ein Substrat mit einem Multischicht-Wafer sein. Die elektromechanische Einheit kann ein mikroelektromechanisches System (MEMS) oder ein nanoelektromechanisches System (NEMS) sein.