公开(公告)号：DE102016205180A1

公开(公告)日：2016-10-06

申请号：DE102016205180

申请日：2016-03-30

Applicant: IBM

Inventor： FAN SU CHEN ,  KANAKASABAPATHY SIVANANDA K ,  OK INJO ,  YAMASHITA TENKO

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088 ,  H01L27/092 ,  H01L29/78

Abstract: Es wird eine Technik für eine Transistor-Struktur mit mehreren Schwellenspannungen bereitgestellt. Ein schmaler Kanal und ein langer Kanal werden auf einer Fin gebildet. Auf der Fin wird eine epitaxiale Schicht gebildet, und auf der epitaxialen Schicht wird eine Schicht aus einem Zwischenschicht-Dielektrikum gebildet. Abstandshalter auf der Fin definieren den schmalen Kanal und den langen Kanal. In dem schmalen und dem langen Kanal wird ein dielektrisches Material mit einem hohen k abgeschieden. Eine Metallschicht wird auf dem dielektrischen Material mit einem hohen k in dem schmalen und dem langen Kanal abgeschieden. Eine Höhe des dielektrischen Materials mit einem hohen k in dem schmalen Kanal wird zurückgesetzt. Die Metallschicht wird von dem schmalen und dem langen Kanal entfernt. In dem schmalen und dem langen Kanal wird ein Metall mit einer Austrittsarbeit abgeschieden. Es wird ein Leitungsmetall für ein Gate abgeschieden, um den schmalen Kanal und den langen Kanal zu füllen. Auf der Oberseite der Struktur wird eine Abdeckschicht abgeschieden.

公开(公告)号：DE102016105520A1

公开(公告)日：2016-09-29

申请号：DE102016105520

申请日：2016-03-24

Applicant: IBM

Inventor： S BASKER VEERARAGHAVAN ,  LIU ZUOGUANG ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/78 ,  H01L21/20 ,  H01L21/336

Abstract: Eine Technik bezieht sich auf einen zweifachen epitaxialen Prozess einer Einheit. Ein erster Abstandshalter wird auf einem Substrat, einem Dummy-Gate sowie einer Hartmaske angeordnet. Ein erstes Gebiet erstreckt sich von dem Gate aus in einer ersten Richtung, und ein zweites Gebiet erstreckt sich in einer entgegengesetzten Richtung. Auf dem ersten Abstandshalter wird ein dotierter zwischenliegender Abstandshalter angeordnet. Auf dem Substrat wird ein erster Bereich geöffnet, indem der erste Abstandshalter und der zwischenliegende Abstandshalter bei dem ersten Bereich entfernt werden. In dem ersten Bereich wird eine erste epitaxiale Schicht angeordnet. Der zwischenliegende Abstandshalter wird von dem ersten Gebiet entfernt. Auf dem zwischenliegenden Abstandshalter wird ein zweiter Abstandshalter angeordnet. Auf dem Substrat wird ein zweiter Bereich geöffnet, indem der erste Abstandshalter, der zwischenliegende Abstandshalter sowie der zweite Abstandshalter entfernt werden. In dem zweiten Bereich wird eine zweite epitaxiale Schicht angeordnet. Die Breite der zweiten epitaxialen Schicht wird mittels eines Tempervorgangs vergrößert, der bewirkt, dass der Dotierstoff in der zwischenliegenden Abstandshalterschicht in die zweite epitaxiale Schicht hinein strömt.

公开(公告)号：DE102012220822B4

公开(公告)日：2013-09-26

申请号：DE102012220822

申请日：2012-11-15

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  CHENG KANGGUO ,  HARAN BALASUBRAMANIAN S ,  PONOTH SHOM ,  SEO SOON-CHEON ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L29/78

Abstract: Es wird ein FinFET mit verbesserter Gate-Planarität und ein Herstellungsverfahren offenbart. Die Gate-Zone ist vor dem Entfernen jeglicher unerwünschter Finnen auf einer Struktur von Finnen angeordnet. Es können lithographische Techniken oder Ätztechniken oder eine Kombination von beiden angewendet werden, um die unerwünschten Finnen zu entfernen. Alle oder einige der verbleibenden Finnen können vereinigt werden.

公开(公告)号：GB2500541A

公开(公告)日：2013-09-25

申请号：GB201312090

申请日：2011-12-21

Applicant: IBM

Inventor： HAENSCH WILFRIED E A ,  KULKARNI PRANITA ,  YAMASHITA TENKO

IPC: H01L21/84 ,  H01L27/12

Abstract: A structure comprises first and at least second fin structures are formed. Each of the first and at least second fin structures has a vertically oriented semiconductor body. The vertically oriented semiconductor body is comprised of vertical surfaces. A doped region in each of the first and at least second fin structures is comprised of a concentration of dopant ions present in the semiconductor body to form a first resistor and at least a second resistor, and a pair of merged fins formed on outer portions of the doped regions of the first and at least second fin structures. The pair of merged fins is electrically connected so that the first and at least second resistors are electrically connected in parallel with each other.

公开(公告)号：DE112020004653T5

公开(公告)日：2022-06-15

申请号：DE112020004653

申请日：2020-10-16

Applicant: IBM

Inventor： ZHANG CHEN ,  YAMASHITA TENKO ,  CHENG KANGGUO ,  WU HENG

IPC: H01L27/11 ,  H01L21/768 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/8244 ,  H01L23/528 ,  H01L27/088 ,  H01L27/092 ,  H01L29/78

Abstract: Eine Halbleitereinheit enthält eine Speicherzelle mit gestapelten Transistoren. Die Speicherzelle mit gestapelten Transistoren enthält eine untere Ebene, die eine Mehrzahl von unteren Transistoren enthält, enthaltend wenigstens einen nicht schwebenden Transistor und wenigstens einen schwebenden Transistor. Der wenigstens eine schwebende Transistor weist wenigstens einen Anschluss auf, der elektrisch von anderen Transistoren der Speicherzelle mit gestapelten Transistoren getrennt ist. Die Speicherzelle mit gestapelten Transistoren enthält ferner eine obere Ebene, die wenigstens einen oberen Transistor enthält, und eine Kreuzkopplung, die Epitaktischer-Bereich(Epi)-Verbindungen und Gate-zu-Epi-Verbindungen zwischen der oberen Ebene und der unteren Ebene enthält.

公开(公告)号：DE112018005825T5

公开(公告)日：2020-07-30

申请号：DE112018005825

申请日：2018-11-01

Applicant: IBM

Inventor： ZHANG CHEN ,  CHENG KANGGUO ,  YAMASHITA TENKO ,  MIAO XIN ,  XU WENYU

IPC: H01L21/336 ,  H01L29/78

Abstract: Es werden Techniken zum Vergrößern der Weff bei VFET-Einheiten bereitgestellt. In einer Erscheinungsform umfasst ein Verfahren zum Bilden einer Finnenstruktur: Abscheiden einer Hartmaske auf ein Substrat; Abscheiden eines Dornmaterials auf die Hartmaske; Strukturieren des Dornmaterials entlang einer ersten Richtung, um erste Dorne zu bilden; Bilden erster Abstandhalter neben den ersten Dornen; Bilden zweiter Dorne zwischen den ersten Dornen; Strukturieren der ersten/zweiten Dorne entlang einer zweiten Richtung senkrecht zu der ersten Richtung; Bilden zweiter Abstandhalter senkrecht zu den ersten Abstandhaltern neben den ersten/zweiten Dornen; selektives Entfernen der ersten/zweiten Dorne, wodurch eine leiterförmige Struktur hinterlassen wird, die durch die ersten/zweiten Abstandhalter gebildet wird; Übertragen der leiterförmigen Struktur auf die Hartmaske und dann auf das Substrat. Ein Verfahren zur Herstellung einer VFET-Einheit, eine VFET-Finnenstruktur und eine VFET-Einheit werden ebenfalls bereitgestellt.

公开(公告)号：DE112018000914T5

公开(公告)日：2019-11-07

申请号：DE112018000914

申请日：2018-04-19

Applicant: IBM

Inventor： LIU ZUOGUANG ,  FAN SU CHEN ,  WU HENG ,  YAMASHITA TENKO

IPC: H01L29/66

Abstract: Ausführungsformen sind auf ein Verfahren und resultierende Strukturen für einen vertikalen Feldeffekttransistor (VFET) mit einem eingebetteten unteren Metallkontakt ausgerichtet. Ein Halbleiter-Fin wird auf einem dotierten Bereich eines Substrats gebildet. Ein Teil des dotierten Bereichs benachbart zu dem Halbleiter-Fin wird zurückgesetzt, und auf dem zurückgesetzten Teil wird ein eingebetteter Kontakt gebildet. Ein Material für die leitfähige Leiste wird derart gewählt, dass eine Leitfähigkeit des eingebetteten Kontakts höher als eine Leitfähigkeit des dotierten Bereichs ist.

公开(公告)号：DE112014005373T5

公开(公告)日：2016-08-11

申请号：DE112014005373

申请日：2014-10-10

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  LIU ZUOGUANG ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L21/336 ,  H01L21/20 ,  H01L29/78

Abstract: Ausführungsformen betreffen das Bilden einer Struktur, welche mindestens eine Finne, ein Gate und einen Abstandhalter aufweist, das Anwenden eines Temperverfahrens auf die Struktur, um zwischen der mindestens einen Finne und dem Abstandhalter eine Lücke zu erzeugen, und das Anwachsen einer epitaxialen Halbleiterschicht in der Lücke zwischen dem Abstandhalter und der mindestens einen Finne.

公开(公告)号：GB2495606B

公开(公告)日：2015-12-16

申请号：GB201217771

申请日：2012-10-04

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ANDO TAKASHI ,  STANDAERT THEODORUS EDUARDUS ,  KANAKASABAPATHY SIVANANDA ,  KULKARNI PRANITA ,  CHANG JOSEPHINE

IPC: H01L29/78 ,  H01L29/423

Abstract: A transistor, for example a FinFET, includes a gate structure disposed over a substrate. The gate structure has a width and also a length and a height defining two opposing sidewalls of the gate structure. The transistor further includes at least one electrically conductive channel between a source region and a drain region that passes through the sidewalls of the gate structure; a dielectric layer disposed over the gate structure and portions of the electrically conductive channel that are external to the gate structure; and an air gap underlying the dielectric layer. The air gap is disposed adjacent to the sidewalls of the gate structure and functions to reduce parasitic capacitance of the transistor. At least one method to fabricate the transistor is also disclosed.

公开(公告)号：DE112012004932B4

公开(公告)日：2015-12-03

申请号：DE112012004932

申请日：2012-11-01

Applicant: IBM

Inventor： BU HUIMING ,  LEOBANDUNG EFFENDI ,  STANDAERT THEODORUS E ,  YEH CHUN-CHEN ,  BASKER VEERARAGHAVAN S ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L21/8234 ,  H01L21/84 ,  H01L27/088

Abstract: Verfahren zur Herstellung eines MOSFET, aufweisend: Bereitstellen eines Substrats mit einer Vielzahl von Rippen; Bilden eines Gate-Stapels über dem Substrat, wobei der Gate-Stapel mindestens eine Seitenwand hat; Bilden eines Versatz-Abstandshalters benachbart zu der Seitenwand des Gate-Stapels; Züchten einer epitaktischen Dünnschicht, welche die Rippen verbindet, um eine epi-merge Schicht zu bilden; Bilden eines Dummy-Abstandshalters benachbart zu mindestens einem Teil des Versatz-Abstandshalters; Entfernen eines Teils der epi-merge Schicht, um eine epi-merge Seitenwand und ein epi-merge Abstandshalter-Gebiet zu bilden, wobei die epi-merge Seitenwand dadurch gebildet wird, dass der unter dem Dummy-Abstandshalter liegende Teil der epi-merge Schicht vor dem Entfernen der epi-merge Schicht durch Ätzen geschützt ist und wobei das epi-merge Abstandshalter-Gebiet der Teil der epi-merge Schicht ist, der nicht geätzt wurde, da er durch den Dummy-Abstandshalter geschützt ist; Bilden eines Silicids mit der epi-merge Seitenwand, um ein Seitenwand-Silicid zu bilden; und Abscheiden einer Verspannungsschicht über dem Substrat.