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公开(公告)号：DE102013109542B4
公开(公告)日：2019-06-13
申请号：DE102013109542
申请日：2013-09-02
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BRUCCHI FABIO , GRIEBL ERICH , OTREMBA RALF , ROEMER BERND
IPC: H01L23/367 , H01L21/58 , H01L21/60 , H01L23/13 , H01L23/488
Abstract: Chipbaugruppe, die Folgendes aufweist:einen Träger, der wenigstens einen Hohlraum aufweist, wobei der wenigstens eine Hohlraum Hohlraumseitenwände und eine Hohlraumbodenwand aufweist;einen Chip, der wenigstens teilweise innerhalb des wenigstens einen Hohlraums angeordnet ist, wobei eine Chiprückseite des Chips der Hohlraumbodenwand zugewandt ist;wenigstens eine Zwischenschicht, die über wenigstens einer Seitenwand des Chips angeordnet ist;wobei die wenigstens eine Zwischenschicht zum Leiten von Wärme von dem Chip zu dem Träger konfiguriert ist;wobei die wenigstens eine Zwischenschicht Folgendes aufweist:eine erste Metallschicht, die über der Chiprückseite und über der wenigstens einen Seitenwand gebildet ist, wobei die erste Metallschicht wenigstens einen Teil einer Chiprückseiten-Metallisierungsschicht bildet; undeine Einzelchip-Befestigungsschicht, die über der Chiprückseite und über der wenigstens einen Seitenwand über der ersten Metallschicht gebildet ist, wobei die Einzelchip-Befestigungsschicht die Chiprückseite und die wenigstens eine Seitenwand mit dem Träger elektrisch verbindet.
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公开(公告)号：DE102008051965B4
公开(公告)日：2019-05-16
申请号：DE102008051965
申请日：2008-10-16
Applicant: INFINEON TECHNOLOGIES AG
Inventor： OTREMBA RALF
Abstract: Bauelement (800), umfassend:ein Substrat (810);einen über dem Substrat (810) montierten ersten Halbleiterchip (820);einen über dem ersten Halbleiterchip (820) montierten zweiten Halbleiterchip (830), wobei der zweite Halbleiterchip (830) eine zweite Elektrode (832) auf einer zweiten, von dem ersten Halbleiterchip (820) wegweisenden, Oberfläche (842) und eine dritte Elektrode (833) auf der zweiten Oberfläche (842) aufweist;ein erstes elektrisch leitendes Element (840), das die zweite Elektrode (832) des zweiten Halbleiterchips (830) elektrisch mit dem Substrat (810) koppelt;ein Bonddraht (862), der elektrisch an die dritte Elektrode (833) des zweiten Halbleiterchips (830) gekoppelt ist; und ein Formmaterial (850), das das erste elektrisch leitende Element (840) nur teilweise bedeckt, wobei ein erster Vertiefungshohlraum zwischen dem ersten elektrisch leitenden Element (840) und der zweiten Oberfläche des zweiten Halbleiterchips (830) ausgebildet und konfiguriert ist, einen Abschnitt des Bonddrahts (862) zu umgeben.
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公开(公告)号：DE102009013818B4
公开(公告)日：2019-05-09
申请号：DE102009013818
申请日：2009-03-18
Applicant: INFINEON TECHNOLOGIES AG
Inventor： OTREMBA RALF , EWE HENRIK , SCHIESS KLAUS , MENGEL MANFRED
IPC: H01L23/492 , H01L21/60 , H01L23/538
Abstract: Verfahren, umfassend:Bereitstellen eines Trägers (10) mit einer ersten leitenden Schicht (11), einer ersten isolierenden Schicht (12) über der ersten leitenden Schicht (11) und mindestens einer Durchgangsverbindung (13) von einer ersten Seite (14) der ersten isolierenden Schicht (12) zu einer zweiten Seite (15) der ersten isolierenden Schicht (12), wobei externe Kontaktstellen (24) aus der ersten leitenden Schicht (11) ausgebildet sind;Anbringen von mindestens zwei Leistungs-Halbleiterchips (16; 17) an dem Träger (10);Aufbringen einer zweiten isolierenden Schicht (18) über dem Träger (10);Öffnen der zweiten isolierenden Schicht (18), bis der Träger (10) freigelegt ist;Abscheiden einer Metallschicht (20) über der geöffneten zweiten isolierenden Schicht (18); undTrennen der mindestens zwei Leistungs-Halbleiterchips (16; 17) nach dem Abscheiden der Metallschicht (20),wobei jeder der mindestens zwei Leistungs-Halbleiterchips (16; 17) eine erste Elektrode (26) auf einer dem Träger (10) zugewandten ersten Oberfläche (27) und eine zweite Elektrode (28) auf einer der ersten Oberfläche (27) gegenüberliegenden zweiten Oberfläche (29) aufweist, unddie erste Elektrode (26) über die mindestens eine Durchgangsverbindung (13) mit einer der externen Kontaktstellen (24) elektrisch leitend verbunden ist und die zweite Elektrode (28) über die Metallschicht (20) mit einer weiteren der externen Kontaktstellen (24) elektrisch leitend verbunden ist.
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公开(公告)号：DE102016119078A1
公开(公告)日：2018-04-12
申请号：DE102016119078
申请日：2016-10-07
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BRUCCHI FABIO , OTREMBA RALF , SCHIESS KLAUS
IPC: H01L23/495 , H01L21/56 , H01L21/60 , H01L23/28
Abstract: Gemäß verschiedenen Ausführungsformen kann ein Träger (200, 700, 800) für ein Halbleiterbauelement Folgendes aufweisen: zumindest einen Aufnahmebereich (102) zum Aufnehmen des Halbleiterbauelements; mehrere Anschlussstege (102a, 102b, 102c, 112a, 112b, 112c), welche sich ausgehend von einer Seite des Aufnahmebereichs (102) von diesem weg erstrecken, und von denen: zumindest ein erster Anschlusssteg und ein zweiter Anschlusssteg einander benachbart und in einer Ebene (201) angeordnet sind; und ein zusätzlicher erster Anschlusssteg und der erste Anschlusssteg einander benachbart sind und in eine Richtung (105), welche quer zu der Ebene (201) ist, einander zumindest teilweise überlappen.
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公开(公告)号：DE102010016798B4
公开(公告)日：2016-12-22
申请号：DE102010016798
申请日：2010-05-05
Applicant: INFINEON TECHNOLOGIES AG
Inventor： OTREMBA RALF , HOEGLAUER JOSEF
Abstract: Halbleiterchip-Package, welches aufweist: einen Hauptkörper (31), umfassend mindestens einen Halbleiterchip (1), der Kontaktelemente (1A) auf einer ersten Oberfläche des Chips umfasst; eine Kapselungsschicht (2), die den Halbleiterchip (1) bedeckt; eine Metallisierungsschicht (3) oder Umverdrahtungsschicht (23), die über der ersten Oberfläche des Chips (1) und der Kapselungsschicht (2) aufgebracht ist, wobei die Metallisierungsschicht (3) oder Umverdrahtungsschicht (23) Kontaktbereiche (3A) umfasst, die mit den Kontaktelementen (1A) des Chips (1) verbunden sind; eine erste Hauptfläche (31A.1) und eine zweite Hauptfläche (31A.2) und mindestens eine Seitenfläche (31B), wobei die Seitenfläche (31B) einen kleineren Flächeninhalt als die Hauptflächen (31A.1, 31A.2) aufweist, wobei Kontaktelemente auf der ersten Hauptfläche (31A.1) und auf der zweiten Hauptfläche (31A.2) angeordnet sind; und ein erstes elektrisches Bauelement (35), das an den Kontaktelementen der ersten Hauptfläche (31A.1) angebracht ist; ein zweites elektrisches Bauelement (36), das an den Kontaktelementen der zweiten Hauptfläche (31A.2) angebracht ist; und externe Pins (4), die mit den Kontaktbereichen (3A) verbunden sind, wobei sich die externen Pins (34) durch eine Ebene der Seitenfläche (31B) erstrecken und ausgebildet sind, das Halbleiter-Package in Durchstecktechnologie an einer Platine zu montieren.
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Patent Agency Ranking
公开(公告)号：DE102011053149B4
公开(公告)日：2016-05-12
申请号：DE102011053149
申请日：2011-08-31
Applicant: INFINEON TECHNOLOGIES AG
Inventor： HÖGLAUER JOSEF , HOSSEINI KHALIL , KAHLMANN FRANK , MEYER-BERG GEORG , OTREMBA RALF
Abstract: Die-Struktur, aufweisend: einen Die (101); und eine Metallisierungsschicht (102), die auf oder über der Vorderseite des Dies (101) angeordnet ist, wobei die Metallisierungsschicht (102) Kupfer aufweist, wobei zumindest ein Teil der Metallisierungsschicht (102) ein raues Oberflächenprofil aufweist, wobei der Teil mit dem rauen Oberflächenprofil das Kupfer aufweist und einen Drahtbondbereich (104) aufweist, an den eine Drahtbondstruktur gebondet werden soll.
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公开(公告)号：DE102008029644B4
公开(公告)日：2015-10-15
申请号：DE102008029644
申请日：2008-06-23
Applicant: INFINEON TECHNOLOGIES AG
Inventor： OTREMBA RALF
Abstract: Modul, umfassend: einen Träger (11); einen auf dem Träger (11) aufgebrachten Halbleiterchip (10); und ein externes Kontaktelement (12) mit einem ersten Kontaktabschnitt (13) und einem zweiten Kontaktabschnitt (14), der sich senkrecht zu dem ersten Kontaktabschnitt (13) erstreckt, wobei eine Dicke des zweiten Kontaktabschnitts (14) kleiner ist als eine Dicke des Trägers (11), wobei der Träger (11) und der erste Kontaktabschnitt (13) eine Montageebene definieren, und wobei der zweite Kontaktabschnitt (14) auf einer seitlichen Oberfläche des Module angeordnet ist und dazu ausgelegt ist, mit einem Lotmaterial (25) bedeckt zu werden.
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公开(公告)号：DE102009042320B4
公开(公告)日：2015-08-27
申请号：DE102009042320
申请日：2009-09-21
Applicant: INFINEON TECHNOLOGIES AG
Inventor： OTREMBA RALF
Abstract: Halbleiter-Anordnung (300), umfassend: einen Leistungshalbleiterchip (10) mit einer ersten Elektrode (11) auf einer ersten Oberfläche (13) und einer zweiten und einer dritten Elektrode (12, 15) auf einer zweiten Oberfläche (14) gegenüber der ersten Oberfläche (13), einen Systemträger (19) mit einem Träger (20) und einer ersten Anschlussleitung (21), die elektrisch mit dem Träger (20) gekoppelt ist, und einer von der ersten Anschlussleitung (21) elektrisch getrennten zweiten Anschlussleitung (22), wobei die erste und zweite Anschlussleitung (21, 22) von einer Seite des Trägers (20) im Wesentlichen parallel vorstehen, und wobei der Leistungshalbleiterchip (10) derart über dem Träger (20) platziert ist, dass die erste Oberfläche (13) des Leistungshalbleiterchips (10) dem Träger (20) zugewandt ist; und eine Metallschicht (16), die vom Systemträger (19) getrennt ist und eine erste Oberfläche (17) und eine zweite Oberfläche (18) gegenüber der ersten Oberfläche (17) aufweist, wobei die Metallschicht (16) derart über der zweiten Oberfläche (14) des Leistungshalbleiterchips (10) platziert ist, dass die erste Oberfläche (17) der Metallschicht (16) dem Leistungshalbleiterchip (10) zugewandt ist und die zweite Elektrode (12) des Leistungshalbleiterchips (10) elektrisch leitend kontaktiert, wobei die zweite Anschlussleitung (22) eine erste Oberfläche und eine der ersten Oberfläche gegenüberliegende zweite Oberfläche aufweist, und wobei ein erster Bereich der ersten Oberfläche der zweiten Anschlussleitung (22) auf einer Ebene mit der zweiten Oberfläche (14) des Leistungshalbleiterchips (10) liegt und ein zweiter Bereich der ersten Oberfläche der zweiten Anschlussleitung (22) auf einer Ebene mit der zweiten Oberfläche (18) der Metallschicht (16) liegt, und wobei die Metallschicht (16) die zweite Anschlussleitung (22) in dem ersten Bereich der ersten Oberfläche elektrisch leitend kontaktiert, und wobei die zweite Oberfläche (18) der Metallschicht, eine Oberfläche (24) der ersten Anschlussleitung (21) und der zweite Bereich (25) der ersten Oberfläche der zweiten Anschlussleitung (22) in einer gemeinsamen Montageebene (27) liegen.
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公开(公告)号：DE102010016517B4
公开(公告)日：2015-03-05
申请号：DE102010016517
申请日：2010-04-19
Applicant: INFINEON TECHNOLOGIES AG
Inventor： FACHMANN CHRISTIAN , KIRCHNER UWE , LANDAU STEFAN , MAHLER JOACHIM , OTREMBA RALF , SCHLOEGL ANDREAS
Abstract: Halbleiteranordnung mit einer Platine (60) und einem Halbleiterbauelement (20), das an der Platine (60) angebracht ist, wobei das Halbleiterbauelement (20) Folgendes aufweist: ein Substrat (22), das eine äußere Oberfläche des Halbleiterbauelements (20) und eine Chipinsel (24) aufweist; einen Chip (26), der an der Chipinsel (24) des Substrats (22) angebracht ist; und Kapselungsmaterial (28), das über dem Chip (26) und in einem Abschnitt des Substrats (22) angeordnet ist; wobei das Substrat (22) mehrere Kontaktpads (38) aufweist, die von der Chipinsel (24) in einem Abstand angeordnet sind, und wobei jedes der mehreren Kontaktpads (38) je einen Trägerhohlraum (50) und die Chipinsel (24) einen Hohlraum (30) auf der äußeren Oberfläche des Halbleiterbauelements (20) definieren, und wobei die Platine (60) Durchgangsöffnungen (66) definiert, die sich durch die Platine (60) erstrecken, und die zu den Trägerhohlräumen und dem Hohlraum (30) auf der äußeren Oberfläche des Halbleiterbauelements (20) ausgerichtet sind.
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公开(公告)号：DE102014108641A1
公开(公告)日：2015-01-08
申请号：DE102014108641
申请日：2014-06-19
Applicant: INFINEON TECHNOLOGIES AG
Inventor： MAUDER ANTON , OTREMBA RALF , SCHIESS KLAUS
Abstract: Verschiedene Ausführungsformen können eine Schaltungsanordnung (100) bereitstellen. Die Schaltungsanordnung (100) kann einen Träger (102) mit mindestens einer elektrisch leitfähigen Leitung enthalten; eine Mehrzahl diskreter eingekapselter integrierter Schaltungen (110, 120), die auf dem Träger (102) angeordnet sind; wobei eine erste integrierte Schaltung (110) der Mehrzahl integrierter Schaltungen (110, 120) in elektrischem Kontakt mit einer zweiten integrierten Schaltung (120) der Mehrzahl integrierter Schaltungen (110, 120) ist, um einen ersten Strompfad (106), der den Träger (102) umgeht, zu bilden; und wobei die erste integrierte Schaltung (110) der Mehrzahl integrierter Schaltungen (110, 120) in elektrischem Kontakt mit der zweiten integrierten Schaltung (120) der Mehrzahl integrierter Schaltungen (110, 120) ist, um einen zweiten Strompfad (104) über die mindestens eine elektrisch leitfähige Leitung zu bilden.
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