公开(公告)号：DE112020001249T5

公开(公告)日：2021-12-23

申请号：DE112020001249

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30

Abstract: Hierin beschriebene Ausführungsformen beinhalten Software, Firmware und Hardwarelogik, die Techniken zum Ausführen von Arithmetik an dünnbesetzten Daten über eine systolische Verarbeitungseinheit bereitstellt. Die hierin beschriebene Ausführungsform stellt Techniken bereit, um Rechenoperationen für mit Nullen gefüllte Matrizen und Submatrizen zu überspringen. Ausführungsformen stellen zusätzlich Techniken bereit, um Datenkomprimierung bis hin zu einer Verarbeitungseinheit aufrechtzuerhalten. Ausführungsformen stellen zusätzlich eine Architektur für eine dünnbesetzte bewusste Logikeinheit bereit.

公开(公告)号：PL3938914T3

公开(公告)日：2025-03-31

申请号：PL20718903

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  COORAY NIRANJAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GARCIA GUADALUPE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  KUMAR SANJAY ,  MAROLIA PRATIK ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06F12/0804 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245

公开(公告)号：PL3938894T3

公开(公告)日：2024-02-19

申请号：PL20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

公开(公告)号：AU2020241262A1

公开(公告)日：2021-11-04

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：SG11202107290QA

公开(公告)日：2021-09-29

申请号：SG11202107290Q

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：DE102019124705A1

公开(公告)日：2020-04-02

申请号：DE102019124705

申请日：2019-09-13

Applicant: INTEL CORP

Inventor： APPU ABHISHEK ,  HOEKSTRA ERIC ,  SURTI PRASOONKUMAR ,  MAIYURAN SUBRAMANIAM

IPC: G06T1/20 ,  G06T15/00

Abstract: Ausführungsformen beziehen sich im Allgemeinen auf eine Mehrphasenarchitektur für eine Mehrraten-Pixelschattierung. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessorkerne, wobei der eine oder die mehreren Prozessorkerne eine Graphikpipeline und einen Speicher zum Speichern von Daten für Graphikverarbeitung umfassen, wobei die Daten Pixeldaten umfassen. Die Graphikpipeline umfasst einen Mehrphasen-Schattierer zum Verarbeiten von Pixeldaten, wobei der Mehrphasen-Schattierer mehrere Render-Stufen umfasst, wobei die mehreren Render-Stufen mindestens eine erste Stufe für eine erste Render-Körnigkeit und eine zweite Stufe für eine zweite, unterschiedliche Render-Körnigkeit umfassen, wobei die zweite Render-Körnigkeit eine feinere Körnigkeit ist als die erste Render-Körnigkeit. Der Mehrphasen-Schattierer ist so aufgebaut, dass er eine Hierarchie für Bildsynthese bereitstellt, wobei Pixeldaten in einer Render-Stufe der mehreren Render-Stufen mit einer gröbsten Render-Körnigkeit empfangen werden, wobei verbleibende Pixeldaten über die Hierarchie an eine oder mehrere Render-Stufen mit feineren Render-Körnigkeiten geliefert werden.