公开(公告)号：DE112016006059T5

公开(公告)日：2018-09-06

申请号：DE112016006059

申请日：2016-11-27

Applicant: INTEL CORP

Inventor： SATPATHY SUDHIR K ,  GUILFORD JAMES D ,  MATHEW SANU K ,  GOPAL VINODH ,  SURESH VIKRAM B

IPC: G06F9/30

Abstract: Verfahren und Einrichtungen im Zusammenhang mit Datendekomprimierung werden beschrieben. In einer Ausführungsform umfasst ein Hardwareprozessor einen Kern zum Ausführen eines Strangs und Auslagern eines Dekomprimierungsstrangs für einen codierten, komprimierten Datenstrom, umfassend einen Literalcode, einen Längencode und einen Abstandscode und einen Hardwaredekomprimierungsbeschleuniger zum Ausführen des Dekomprimierungsstrangs, um: den codierten, komprimierten Datenstrom gezielt für eine erste Schaltung bereitzustellen, um den Literalcode seriell in ein Literalsymbol zu decodieren, den Längencode seriell in ein Längensymbol zu decodieren und den Abstandscode seriell in ein Abstandssymbol zu decodieren, und den codierten, komprimierten Datenstrom gezielt für eine zweite Schaltung bereitzustellen, um das Literalsymbol für den Literalcode aus einer Tabelle nachzuschlagen, das Längensymbol für den Längencode aus der Tabelle nachzuschlagen und das Abstandssymbol für den Abstandscode aus der Tabelle nachzuschlagen.

公开(公告)号：DE112016004342T5

公开(公告)日：2018-05-30

申请号：DE112016004342

申请日：2016-08-12

Applicant: INTEL CORP

Inventor： SATPATHY SUDHIR K ,  MATHEW SANU K ,  GOPAL VINODH ,  YAP KIRK S

IPC: G06F21/60 ,  G06F21/53 ,  G06F21/62

Abstract: Ein Verarbeitungssystem enthält einen Speicher und ein kryptografisches Beschleunigermodul, das betriebsbereit an den Speicher gekoppelt ist, wobei das kryptografische Beschleunigermodul zum Implementieren einer Byte-Ersatzoperation durch Durchführung: einer ersten abgebildeten affinen Transformation einer Eingangs-Bit-Sequenz, um eine erste Zwischen-Bit-Sequenz zu erzeugen, einer inversen Transformation der ersten Zwischen-Bit-Sequenz, um eine zweite Zwischen-Bit-Sequenz zu erzeugen, und einer zweiten abgebildeten affinen Transformation der zweiten Zwischen-Bit-Sequenz, um eine Ausgangs-Bit-Sequenz zu erzeugen, verwendet wird

公开(公告)号：ES2995657T3

公开(公告)日：2025-02-10

申请号：ES22210195

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  SHPEISMAN TATIANA

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/08

Abstract: La presente divulgación proporciona un sistema de procesamiento de datos, un método, un medio legible por computadora y una unidad de procesamiento de gráficos, GPU, para acelerar las operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador que incluye una arquitectura de instrucción única, subproceso múltiple, SIMT, el multiprocesador para ejecutar una instrucción única a través de múltiples subprocesos; y una primera unidad de cómputo incluida dentro del multiprocesador, la instrucción única para hacer que la primera unidad de cómputo realice al menos una operación de multiplicación y acumulación de matriz bidimensional, en donde realizar la operación de multiplicación y acumulación de matriz bidimensional incluye calcular un producto intermedio de operandos de 16 bits y calcular una suma de 32 bits basada en el producto intermedio; en donde para calcular una suma de 32 bits basada en el producto intermedio, la primera unidad de cómputo debe: realizar una multiplicación de punto flotante de dos o más operandos de 16 bits para generar el producto intermedio, calcular una suma intermedia basada en el producto intermedio; y convertir la suma intermedia en un resultado de 32 bits. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL4160387T3

公开(公告)日：2025-01-07

申请号：PL22210195

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  SHPEISMAN TATIANA

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/08

公开(公告)号：PL3637247T3

公开(公告)日：2022-11-21

申请号：PL19214829

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：DE112017001766T5

公开(公告)日：2018-12-13

申请号：DE112017001766

申请日：2017-03-02

Applicant: INTEL CORP

Inventor： KUMAR RAGHAVAN ,  MATHEW SANU K ,  SATPATHY SUDHIR K ,  SURESH VIKRAM B

IPC: H04L9/06

Abstract: Ein Verarbeitungssystem enthält einen Verarbeitungskern und einen Hardware-Beschleuniger, der kommunikativ mit dem Verarbeitungskern gekoppelt ist. Der Hardware-Beschleuniger enthält einen Zufallszahlgenerator, um einen Byte-Reihenfolge-Indikator zu generieren. Der Hardware-Beschleuniger enthält außerdem ein erstes Umschaltmodul, das kommunikativ mit dem Zufallswertindikatorgenerator gekoppelt ist. Das Umschaltmodul empfängt eine Byte-Sequenz in einer Verschlüsselungsrunde der kryptografischen Operationen und speist einen Abschnitt der Eingangs-Byte-Sequenz in ein erstes Substituierungsbox(S-Box)-Modul oder ein zweites S-Box-Modul in Abhängigkeit von einem durch den Zufallszahlgenerator generierten Byte-Reihenfolge-Indikatorwert ein.