公开(公告)号：FR3101449A1

公开(公告)日：2021-04-02

申请号：FR1910707

申请日：2019-09-27

Applicant: ST MICROELECTRONICS SA

Inventor： GOMEZ GOMEZ RICARDO ,  CLERC SYLVAIN

IPC: G06F11/16

Abstract: Détection et correction d'erreurs La présente description concerne un procédé de détection et de correction d'erreurs comprenant la comparaison d'au moins trois dispositifs (100A, 100B, 100C) identiques comprenant chacun au moins une chaîne (103A, 103B, 103C) de données de test, comprenant les étapes suivantes : (a) les données de test en dernière position dans ladite chaîne (103A, 103B, 103C) desdits au moins trois dispositifs (100A, 100B, 100C) sont comparées ; (b) les autres données de test sont avancées d'une position dans leur chaîne (103A, 103B, 103C) ; et (c) le résultat de la comparaison de l'étape (a) est écrit en première position dans ladite chaîne (103A, 103B, 103C), les étapes (a), (b), et (c) sont répétées jusqu'à ce que toutes les données de test desdites chaînes (103A, 103B, 103C) sont comparées. Figure pour l'abrégé : Fig. 2

公开(公告)号：FR3098986A1

公开(公告)日：2021-01-22

申请号：FR1907925

申请日：2019-07-15

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BEDECARRATS THOMAS

IPC: H01L27/105 ,  H01L21/71

Abstract: Circuit intégré, comportant au moins un transistor MOS (TRN) situé dans et sur un film semiconducteur (FLM) d’un substrat de type silicium sur isolant et possédant sous une couche isolante enterrée (BOX), une première région de grille arrière (BGN) et deux premières régions auxiliaires (RXSN, RXDN) respectivement situées sous des régions de prises de contact source et drain (SN, DN) du transistor NMOS (TRN) et ayant un type de conductivité opposé à celui de la première région de grille arrière (BGN) et identique à celui des régions de prises de contact source et drain (SN, DN) du transistor NMOS. Figure pour l’abrégé : Fig 3

公开(公告)号：FR3086476B1

公开(公告)日：2020-09-11

申请号：FR1858732

申请日：2018-09-25

Applicant: ST MICROELECTRONICS SA

Inventor： HOUDEBINE MARC

IPC: H03L7/095 ,  H04L27/36

Abstract: Objet (TG) capable de communiquer sans contact avec un lecteur (RD) par une modulation active de charge, configuré pour recevoir un premier signal de porteuse (clex) émis par le lecteur (RD) et délivrer un deuxième signal de porteuse (OUT), l'objet comprenant des moyens de synchronisation (MSYNC) configurés pour synchroniser un premier signal de porteuse (clex) et le deuxième signal de porteuse (OUT), lesdits moyens de synchronisation (MSYNC) comprenant des moyens de détection (MD) configurés pour détecter le verrouillage de ladite boucle (DPLL), et des moyens de commande (MC) configurés pour asservir la fréquence du signal de sortie d'un oscillateur (DCO) en commandant l'oscillateur (DCO) avec un premier signal de commande (VAL1) généré à partir d'une première valeur (ERR1) représentative de l'erreur de phase de ladite boucle à verrouillage de phase (DPLL), puis avec un deuxième signal de commande (VAL2) généré à partir d'une deuxième valeur (ERR2) délivrée par un premier module (MD1) configuré pour effectuer une opération du type modulo sur ladite première valeur (ERR1) représentative de l'erreur de phase de la boucle.

公开(公告)号：FR3091433A1

公开(公告)日：2020-07-03

申请号：FR1874286

申请日：2018-12-28

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS ALPS SAS

Inventor： LE TUAL STÉPHANE ,  BLANC JEAN-PIERRE ,  DUPERRAY DAVID

IPC: H03M1/66

Abstract: Le dispositif électronique comprend- un étage d’acquisition (3) destiné à recevoir un signal d’entrée numérique (SEN) et configuré pour générer respectivement un premier signal numérique (SN1) et un deuxième signal numérique (SN2) qui est l’opposé du premier signal numérique (SN1),- un premier étage de traitement (4) et un deuxième étage de traitement (5) destinés à recevoir respectivement le premier signal numérique (SN1) et le deuxième signal numérique (SN2) et configurés pour générer respectivement un premier signal analogique (SA1) au rythme d’un premier signal d’horloge (Sclk1) et un deuxième signal analogique (SA2) au rythme d’un deuxième signal d’horloge (Sclk2) qui est l’opposé du premier signal d’horloge (Sclk1) à une tolérance près, et- un étage de sortie (6) configuré pour générer un signal de sortie analogique (SSA) égal au premier signal analogique (SA1) ou au deuxième signal analogique (SA2), en fonction de la valeur du premier ou du deuxième signal d’horloge (Sclk1 ou Sclk2). Figure pour l’abrégé : figure 2

公开(公告)号：FR3091019A1

公开(公告)日：2020-06-26

申请号：FR1873833

申请日：2018-12-21

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS ROUSSET

Inventor： DENORME STÉPHANE ,  CANDELIER PHILIPPE ,  DAMIENS JOËL ,  MARINET FABRICE

IPC: H01L27/115 ,  G06F7/58 ,  H04L9/10

Abstract: Mémoire de puce électronique La présente description concerne un dispositif (900) comprenant une association en série d'un premier interrupteur (120) et d'une association en parallèle de premier (902) et deuxième (904) points mémoire à programmation irréversible. Figure pour l'abrégé : Fig. 9

公开(公告)号：FR3091017A1

公开(公告)日：2020-06-26

申请号：FR1873848

申请日：2018-12-21

Applicant: ST MICROELECTRONICS SA

Inventor： DENORME STÉPHANE ,  CANDELIER PHILIPPE

IPC: H01L27/115 ,  G06F7/58 ,  H04L9/10

Abstract: Mémoire de puce électronique La présente description concerne un dispositif (500) comprenant : des points mémoire (502_1, 502_2) à programmation irréversible, chacun comprenant une première zone semiconductrice (214_1, 214_2) et une grille (210_1, 210_2) située sur la première zone : une région conductrice (510) définissant les grilles des points mémoire ; et des première (232_1) et deuxième (232_2) régions semiconductrices situées respectivement de part et d'autre de l'aplomb de ladite région conductrice (510), les premières zones (214_1, 214_2) étant en contact alternativement avec les première (232_1) et deuxième (232_2) régions. Figure pour l'abrégé : Fig. 5

公开(公告)号：FR3086476A1

公开(公告)日：2020-03-27

申请号：FR1858732

申请日：2018-09-25

Applicant: ST MICROELECTRONICS SA

Inventor： HOUDEBINE MARC

IPC: H03L7/095 ,  H04L27/36

Abstract: Objet (TG) capable de communiquer sans contact avec un lecteur (RD) par une modulation active de charge, configuré pour recevoir un premier signal de porteuse (clex) émis par le lecteur (RD) et délivrer un deuxième signal de porteuse (OUT), l'objet comprenant des moyens de synchronisation (MSYNC) configurés pour synchroniser un premier signal de porteuse (clex) et le deuxième signal de porteuse (OUT), lesdits moyens de synchronisation (MSYNC) comprenant des moyens de détection (MD) configurés pour détecter le verrouillage de ladite boucle (DPLL), et des moyens de commande (MC) configurés pour asservir la fréquence du signal de sortie d'un oscillateur (DCO) en commandant l'oscillateur (DCO) avec un premier signal de commande (VAL1) généré à partir d'une première valeur (ERR1) représentative de l'erreur de phase de ladite boucle à verrouillage de phase (DPLL), puis avec un deuxième signal de commande (VAL2) généré à partir d'une deuxième valeur (ERR2) délivrée par un premier module (MD1) configuré pour effectuer une opération du type modulo sur ladite première valeur (ERR1) représentative de l'erreur de phase de la boucle.

公开(公告)号：FR3057677B1

公开(公告)日：2019-12-13

申请号：FR1659923

申请日：2016-10-13

Applicant: ST MICROELECTRONICS SA

Inventor： DURAND CEDRIC ,  GIANESELLO FREDERIC ,  AYI-YOVO FOLLY ELI

IPC: G02B6/13

Abstract: L'invention concerne un procédé de fabrication d'un guide d'onde dans une plaque de verre (30), comprenant les étapes successives suivantes : balayer la plaque (30) par un faisceau laser (32) dirigé orthogonalement à la plaque (30) pour former une tranchée (34) selon le dessin du guide d'onde à former, la durée des impulsions de ce laser étant comprise entre 1 et 500 femtosecondes ; traiter à l'acide fluorhydrique ; remplir la tranchée (34) d'un matériau ayant un indice différent de celui du verre ; et déposer une couche d'encapsulation.

公开(公告)号：FR3082074A1

公开(公告)日：2019-12-06

申请号：FR1854670

申请日：2018-05-31

Applicant: ST MICROELECTRONICS SA

Inventor： BOULESTIN RENALD

IPC: H03G3/30 ,  H03G11/04

Abstract: Amplificateur à gain variable comprenant deux branches d'amplification et de recentrage, chacune des branches comprenant un moyen résistif de résistance variable, une borne d'entrée destinée à recevoir un signal, une borne de sortie, une source de courant variable pilotée numériquement et un transistor suiveur, la grille du transistor suiveur étant couplée à la borne d'entrée, le drain étant couplé à la borne de sortie et la source étant couplée à une borne du moyen résistif et à une sortie de la source de courant, la source de courant variable étant apte à être pilotée par une unité de pilotage (9) de courant de compensation et le moyen résistif étant apte à être piloté par un contrôleur (5) de gain variable.

公开(公告)号：FR3082052A1

公开(公告)日：2019-12-06

申请号：FR1854829

申请日：2018-06-04

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  LETHIECQ RENAN

IPC: H01L29/772 ,  H01L21/76 ,  H01L29/66

Abstract: Dispositif électronique intégré, comprenant un substrat de type silicium sur isolant et au moins un transistor MOS (TR) réalisé dans et sur ledit substrat, et comprenant une région de grille (G) configurée pour recevoir une tension de commande, une grille arrière (BG) configurée pour recevoir une tension d'ajustement, et dans lequel la région source (S) comporte une première borne (B1) destinée à être reliée à une tension de référence et une deuxième borne (B2) réalisées de part et d'autre d'une portion résistive (Rs) de la région de source (S), la première borne (B1) étant configurée pour délivrer une tension dont la valeur est représentative de la température du dispositif (DIS), le dispositif (DIS) comportant des moyens d'ajustement (MA) configurés pour délivrer sur la grille arrière (BG), une tension d'ajustement dont la valeur dépend de la valeur de la tension de commande et de la valeur de la tension délivrée par la première borne (B1).