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公开(公告)号：KR1020080024676A
公开(公告)日：2008-03-19
申请号：KR1020060089083
申请日：2006-09-14
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1225 , H03M1/168
Abstract: A multi-bit pipeline analog-to-digital converter is provided to decrease a chip size by arranging amplifiers between an SHA(Sampling and Holding Agent) and an MDAC of a first stage. A multi-bit pipeline analog-to-digital converter includes an SHA(10), an N-bit flash ADC(Analog Digital Converter)(20), an N-bit MDAC(30), and a 3-stage amplifier(AMP1). The SHA samples and holds an input analog voltage and removes a sampling error from an input voltage. The N-bit flash ADCs of first to K-th stages receive an analog signal and convert the analog signal to a digital signal. The N-bit MDACs of first to K-th stages convert a difference between an output digital signal from the N-bit flash ADC and the output signal from a previous stage into an analog signal and outputs the analog signal. The 3-stage amplifier is connected to the N-bit MDAC(Multiplying Digital to Analog Converter) output of the first stage at a first clock. At a second clock, the 3-stage amplifier is connected to an output of the SHA.
Abstract translation: 提供了一种多位流水线模数转换器，通过在SHA（采样和保持代理）与第一级的MDAC之间布置放大器来减小芯片尺寸。 多位流水线模数转换器包括SHA（10），N位闪存ADC（模拟数字转换器）（20），N位MDAC（30）和3级放大器（AMP1 ）。 SHA采样并保持输入模拟电压，并从输入电压中消除采样误差。 第一至第K级的N位闪存ADC接收模拟信号，并将模拟信号转换为数字信号。 第一至第K级的N位MDAC将来自N位闪存ADC的输出数字信号与来自前一级的输出信号之间的差转换为模拟信号，并输出模拟信号。 3级放大器在第一时钟连接到第一级的N位MDAC（乘法数模转换器）输出。 在第二个时钟，3级放大器连接到SHA的输出。
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公开(公告)号：KR100806284B1
公开(公告)日：2008-02-22
申请号：KR1020060043744
申请日：2006-05-16
Applicant: 한국전자통신연구원
CPC classification number: G06F1/3203 , G06F1/3287 , G06F1/3293 , G06F1/3296 , Y02D10/122 , Y02D10/171 , Y02D10/172 , Y02D50/20
Abstract: 본 발명은 고에너지 효율 프로세서 구조(Processor Architecture for High Energy Efficiency)에 관한 것으로, 특히, 고에너지 효율을 위해 2 단계 동적 전압 스케일링(DVS) 과 슬립 모드를 적용하여 내장형 프로세서(Embedded Processor)의 전원전압과 동작 활성화를 명령어(Instruction)에 의해 동적으로 제어하여 소비 전력을 줄이면서도 성능의 저하를 방지할 수 있는 특징이 있다.
본 발명의 고효율 프로세서는, 외부에서 인가되는 명령어에 따른 연산을 수행하기 위한 펑션 유닛블록; 외부 장치와 데이터 통신을 수행하기 위한 하나 이상의 페리퍼럴 유닛블록; 상기 입력된 명령어를 해석하고, 해석된 명령어 실행에 필요한 상기 펑션 유닛블록 및 상기 페리퍼럴 유닛블록의 동작 모드를 결정하기 위한 명령어 해석부; 상기 펑션 유닛블록의 동작 모드에 따라 다른 레벨의 전원전압을 상기 펑션 유닛블록으로 인가하기 위한 펑션 유닛블록 구동부; 및 상기 페리퍼럴 유닛블록의 동작 모드에 따라 다른 레벨의 전원전압을 상기 페리퍼럴 유닛블록으로 인가하기 위한 페리퍼럴 유닛블록 구동부를 포함한다.
DVS, 고효율 프로세서, 슬립 모드, 동적 전압 스케일링, 병렬 처리-
公开(公告)号：KR100766073B1
公开(公告)日：2007-10-11
申请号：KR1020060050320
申请日：2006-06-05
Applicant: 한국전자통신연구원
IPC: H03M3/04
Abstract: 본 발명은 시그마 델타 변조기 및 시그마 델타 변조기의 디지털-아날로그 변환기에 관한 것으로, 특히 OP 앰프를 이용한 스위치드 캐패시터 구조에 적용되어 단일 입출력시 1개 캐패시터를 제안한 스위칭 기법을 이용하여 3개 레벨을 초과하는 디지털-아날로그 변환기를 구현함으로써 디지털-아날로그 변환기의 캐패시터 부정합에 의한 비선형특성을 제거하고 캐패시터 대비 디지털-아날로그 변환기의 출력 레벨 개수의 확장을 목적으로 한다. 또한 디지털-아날로그 변환기용 캐패시터를 확장함으로써 일반 디지털-아날로그 변환기를 적용하여 캐패시터 대비 디지털-아날로그 변환기의 출력 레벨수를 확장할 수 있다.
시그마 델타 변조기, 스위치드 캐패시터 구조, DAC-
公开(公告)号：KR100746563B1
公开(公告)日：2007-08-08
申请号：KR1020060046037
申请日：2006-05-23
Applicant: 한국전자통신연구원
IPC: H03M1/66
Abstract: 본 발명은 디지털 신호를 아날로그 신호로 바꾸어주는 디지털-아날로그 변환기에 관한 것이다. 본 발명의 디지털-아날로그 변환기는 디지털 입력으로부터 전류원을 선택하기 위한 디코더와, 전류원의 전류스위치를 구동하는 전류스위치 드라이버, 및 디코더와 전류스위치 드라이버 사이에 위치하며 매 클럭마다 디코더의 출력과 전류스위치 드라이버의 입력의 연결관계를 임의로 재설정하는 임의선택 스위치를 포함한다. 본 발명에 의하면, 매 클럭신호마다 선택되는 전류원들을 바꾸어줌으로써 전류원들의 공간적인 배치에 따른 디지털-아날로그 변환기의 비선형성을 평균적으로 보상하여 디지털-아날로그 변환기의 선형성을 높일 수 있다.
디지털-아날로그 변환기, Digital-to-Analog Converter, DAC-
公开(公告)号：KR1020070059857A
公开(公告)日：2007-06-12
申请号：KR1020060050320
申请日：2006-06-05
Applicant: 한국전자통신연구원
IPC: H03M3/04
CPC classification number: H03M3/50 , H03M2201/61 , H03M2201/6372 , H03M2201/8152
Abstract: A multi-bit sigma delta modulator with one DAC capacitor and a DAC(Digital-Analog Converter) for the multi-bit sigma delta modulator are provided to increase the number of output levels of the DAC by expanding the DAC capacitor. A multi-bit sigma delta modulator includes an operation amplifier(21), a sampling capacitor(22), an integration capacitor(23), a DAC capacitor(24), switches(25,26,27), and a switching controller(28). The sampling capacitor(22) is connected between the first switch(26) and an input terminal of the operation amplifier(21). The first switch(26) is connected between the input terminal of the operation amplifier(21) and a ground. The second switch(27) is connected between an input(IN) and the sampling capacitor(22). The integration capacitor(23) connects an output(OUT) and the input terminal of the operation amplifier(21) to form a negative feedback loop. The DAC capacitor(24) is connected between the DAC switch(25) and the input terminal of the operation amplifier(21). The DAC switch(25) connects reference voltages(Vrefp,Vcm,Vrefn) to the DAC capacitor(24) for a DAC of a switched capacitor structure to perform a desired operation. The switching controller(28) controls operation of the DAC switch(25) by generating a control signal according to an ADC output code of a modulator.
Abstract translation: 提供具有一个DAC电容器的多位Σ-Δ调制器和用于多位Σ-Δ调制器的DAC（数模转换器），以通过扩展DAC电容器来增加DAC的输出电平数量。 多位Σ-Δ调制器包括运算放大器（21），采样电容器（22），积分电容器（23），DAC电容器（24），开关（25,26,27）和开关控制器 28）。 采样电容器（22）连接在第一开关（26）和运算放大器（21）的输入端子之间。 第一开关（26）连接在运算放大器（21）的输入端和地之间。 第二开关（27）连接在输入（IN）和采样电容器（22）之间。 积分电容器（23）连接输出（OUT）和运算放大器（21）的输入端，以形成负反馈回路。 DAC电容器（24）连接在DAC开关（25）和运算放大器（21）的输入端子之间。 DAC开关（25）将用于开关电容器结构的DAC的参考电压（Vrefp，Vcm，Vrefn）连接到DAC电容器（24）以执行期望的操作。 开关控制器（28）通过根据调制器的ADC输出代码产生控制信号来控制DAC开关（25）的操作。
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Patent Agency Ranking
公开(公告)号：KR1020070059844A
公开(公告)日：2007-06-12
申请号：KR1020060046037
申请日：2006-05-23
Applicant: 한국전자통신연구원
IPC: H03M1/66
CPC classification number: H03M1/66 , H03M1/0621 , H03M1/1023 , H03M2201/63 , H03M2201/6372
Abstract: A dynamic linearization digital-to-analog converter is provided to obtain high dynamic linearity by dynamically compensating deterioration of linearity due to mismatch caused by spatial arrangement of unit current sources. A dynamic linearization digital-to-analog converter includes a decoder(12), a current switch driver(14), and a random selecting switch(13). The decoder(12) selects a current source(15) from a digital input. The current switch driver(14) drives a current switch of the current source(15). The random selecting switch(13) is located between the decoder(12) and the current switch driver(14), and resets connection between an output of the decoder(12) and an input of the current switch driver(14) randomly every clock.
Abstract translation: 提供动态线性化数模转换器，以通过动态补偿由于单位电流源的空间布置引起的失配引起的线性劣化，以获得高动态线性度。 动态线性化数模转换器包括解码器（12），电流开关驱动器（14）和随机选择开关（13）。 解码器（12）从数字输入端选择电流源（15）。 当前的开关驱动器（14）驱动电流源（15）的电流开关。 随机选择开关（13）位于解码器（12）和电流开关驱动器（14）之间，并且每时钟随机地重置解码器（12）的输出和当前开关驱动器（14）的输入端之间的连接 。
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公开(公告)号：KR100704146B1
公开(公告)日：2007-04-06
申请号：KR1020050037970
申请日：2005-05-06
Applicant: 한국전자통신연구원
IPC: H01L27/12 , H01L21/265 , H01L21/20 , B82Y10/00
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼의 표면에 소정 두께의 산화막을 형성하는 단계와, 상기 제1 웨이퍼 상에 제2 웨이퍼를 접합시키는 단계와, 상기 제1 웨이퍼의 하부가 노출되도록 상기 산화막을 선택적으로 제거하는 단계와, 상기 매립산화막층을 식각정지층으로 이용하여 상기 노출된 제1 웨이퍼의 하부를 선택적으로 제거하는 단계와, 상기 매립산화막층을 제거하여 상기 제1 웨이퍼의 상부를 노출시킨 후, 상기 노출된 제1 웨이퍼의 상부를 소정 두께 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온-
公开(公告)号：KR100673483B1
公开(公告)日：2007-01-24
申请号：KR1020040097479
申请日：2004-11-25
Applicant: 한국전자통신연구원
CPC classification number: H03M1/0604 , H03M1/1215 , H03M1/167 , H03M1/804
Abstract: 본 발명의 다중 경로 아날로그 디지털 변환기는 별도의 오프셋 보정회로의 추가 없이, 우수한 오프셋 제거를 달성한다.
다중 파이프 라인 아날로그 디지털 변환기는 아날로그 디지털 변환기 및 멀티 플라잉 디지털 아날로그 변환기를 포함하며, 상기 멀티 플라잉 디지털 아날로그 변환기는 샘플링 구간 동안 증폭기의 동작을 최적화 하거나, 증폭기의 보상 커패시터의 용량을 증가시키거나, 증폭기에 인가되는 바이어스 전류를 조절함으로써 오프셋을 효과적으로 제거할 수 있다.-
公开(公告)号：KR100652899B1
公开(公告)日：2006-12-06
申请号：KR1020030097262
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H04B1/40
Abstract: 본 발명은 RF 프론트-앤드(front-end) 송수신기에 관한 발명이다. 특히, 주파수 합성기 제어에 의해 신호처리 주파수 밴드의 재구성이 가능한 직접 변환 RF 프론트-앤드 송수신기 및 그 구성요소들에 관한 것이다.
본 발명은 RF 프론트-앤드 수신기, 기저대역 처리기 및 RF 프론트-앤드 송신기를 포함하는 송수신기에 있어서, 상기 RF 프론트-앤드 수신기는 발진기, 수신 증폭기 및 수신 믹서를 포함하고, 상기 RF 프론트-앤드 송신기는 송신 믹서 및 송신 증폭기를 포함하고, 상기 발진기는 주파수 제어신호에 의하여 출력 주파수가 제어되고, 상기 수신 증폭기, 수신 믹서, 송신 믹서, 송신 증폭기 중 적어도 하나는 상기 주파수 제어신호에 의하여 공진 주파수가 제어되는 송수신기를 제공한다. 또한 이 송수신기에 사용될 수 있는 구성요소들을 제공한다.
본 발명에 의한 직접 변환 RF 프론트-앤드 송수신기 및 그 구성요소들은 안테나로부터 입력되는 여러 주파수 대역에 대해서 공진 주파수를 가변할 수 있도록 함으로써, 한 개의 시스템 하드웨어로 멀티 밴드 또는 광대역의 신호 주파수를 처리할 수 있 한다는 장점이 있다.
송수신기, 직접 변환, 증폭기, 믹서, RF 프론트-앤드.-
公开(公告)号：KR100636596B1
公开(公告)日：2006-10-23
申请号：KR1020040097665
申请日：2004-11-25
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3885 , G06F1/32 , G06F1/3287 , G06F9/30141 , G06F9/30156 , G06F9/3822 , G06F9/3824 , Y02D10/171
Abstract: 본 발명은 고에너지 효율 병렬 처리 데이터 패스 구조에 관한 것으로, 특히 고에너지 효율을 위해 다수의 병렬 프로세스 유닛 및 이 프로세스 유닛을 구성하는 다수의 펑크션 유닛을 명령어에 의해 제어하여 병렬 처리로 성능을 향상시킬 수 있고, 필요한 프로세스 유닛 및 펑크션 유닛만 사용하므로 소비 전력을 줄여 에너지 효율을 향상시킬 수 있는 저 전력/고 성능 병렬 처리 데이터 패스 구조를 제공한다. 또한 간단한 명령어 포맷으로 성능과 소비 전력을 동시에 만족할 수 있는 고 에너지 효율 병렬 처리 데이터 패스 구조로서 프로그램에 의하여 하드웨어를 구성할 수 있어 하드웨어 유연성이 우수하다.
프로세서, 병렬 처리, 데이터 패스, 명령어 포맷
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