公开(公告)号：DE10211335A1

公开(公告)日：2005-06-09

申请号：DE10211335

申请日：2002-03-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHULZ THOMAS ,  PACHA CHRISTIAN ,  LUYKEN JOHANNES R ,  LANDGRAF ERHARD

IPC: H01L21/8244 ,  H01L27/11

公开(公告)号：DE10324550A1

公开(公告)日：2004-12-30

申请号：DE10324550

申请日：2003-05-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOFMANN FRANZ ,  SPECHT MICHAEL ,  LANDGRAF ERHARD

IPC: H01L21/336 ,  H01L21/8246 ,  H01L27/115 ,  H01L29/792 ,  H01L21/8247

Abstract: An NROM semiconductor memory device and fabrication method are disclosed. According to one aspect, a method for fabricating an NROM semiconductor memory device can include providing a plurality of u-shaped MOSFETs, which are spaced apart from one another and have a multilayer dielectric. The dielectric suitable for charge trapping along rows in a first direction and alone columns in a second direction in trenches of a semiconductor substrate. Source/drain regions are provided between the u-shaped MOSFETs in interspaces between the rows which run parallel to the columns. Isolation trenches are provided in the source/drain regions between the u-shaped MOSFETs of adjacent columns as far as a particular depth in the semiconductor substrate. The isolation trenches are filled with an insulation material. Word lines are provided for connecting respective rows of u-shaped MOSFETs.

公开(公告)号：DE10250840A1

公开(公告)日：2004-05-19

申请号：DE10250840

申请日：2002-10-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOFMANN FRANZ ,  HARTWICH JESSICA ,  ROESNER WOLFGANG ,  DREESKORNFELD LARS ,  LYKEN HANNES ,  LANDGRAF ERHARD

IPC: H01L21/336 ,  H01L21/84 ,  H01L29/786

Abstract: The silicon-on-insulator (SOI) substrate (10) is prepared. A trenched oxide layer (BOX) is embedded between a single-crystal silicon layer (14) and a substrate (12). An auxiliary oxide layer (16) is formed at least locally, on a surface of the silicon layer (14) which lies opposite the BOX. A polysilicon layer (18) is applied on a surface of the auxiliary oxide layer (16) facing the silicon layer (14). A gate region window (24) is etched in the polysilicon layer such that the surface of the auxiliary oxide layer is laid bare in the gate window. A protective layer (28) is applied on the bare surface (26). Defects are produced by ion implantation in an ion implantation zone (30) of the auxiliary oxide layer which is not covered by the protective layer. The SOI substrate (10) with the auxiliary oxide-, the polysilicon- and the protective layer is subjected to tempering, so that the auxiliary oxide layer at least locally in the implantation region, is broken up into oxide clusters. The protective layer is removed. The auxiliary oxide layer is removed from the gate window. A gate oxide layer is constructed on the surface of the silicon layer at least locally in the gate region window. The gate electrode (36) is applied to the gate oxide layer. Source and drain connections are applied to the polysilicon layer in the implantation zone.

公开(公告)号：DE10231202A1

公开(公告)日：2004-02-05

申请号：DE10231202

申请日：2002-07-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LANDGRAF ERHARD ,  HOFMANN FRANZ ,  LUYKEN JOHANNES R ,  SCHULZ THOMAS

IPC: H01L21/336 ,  H01L21/8246 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

Abstract: Vertical transistor memory cell comprises a substrate containing a trench, a first electrically insulated storage region (201a, 201b; 202a, 202b) on a first sidewall of the trench, a second electrically insulated storage region (201c, 201d; 202c, 202d) on a second sidewall of the trench, a first gate region arranged in the trench on a the first storage region, a second gate region coupled with the first gate region on the second storage region, two first source/drain regions, and two second source/drain regions. One of the first source/drain regions is coupled with a lower end section of one of the storage regions and one of second source/drain regions is coupled with an upper end section of one of the storage regions. An Independent claim is also included for: (a) memory cell arrangement containing several vertical memory cells integrated on and/or in a substrate; (b) production of a vertical memory cell; and (c) process for operating a vertical transistor memory cell.

公开(公告)号：DE10203998A1

公开(公告)日：2003-08-21

申请号：DE10203998

申请日：2002-02-01

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LANDGRAF ERHARD ,  SELL BERNHARD ,  HOFMANN FRANZ ,  LUYKEN R JOHANNES ,  GOLDBACH MATTHIAS

IPC: B81C1/00 ,  H01L21/28 ,  H01L21/306 ,  H01L21/308 ,  H01L29/423 ,  H01L21/336 ,  H01L21/8247

Abstract: Production of a toothed structure in a crystal structure in or on a substrate (100) comprises forming trenches (102, 202) using a mask on the substrate and an etching process, and etching the unmasked region of the substrate having at least one trench to form the toothed structure. Independent claims are also included for: method for producing a floating gate transistor; and floating gate transistor. Preferred Features: The crystal structure contains silicon. The structured surface of the crystal structure in the substrate has a (100) crystal orientation according to the Miller Indices. The trench is trapezoidal or V-shaped. A silicon dioxide layer is applied to the toothed structure.

公开(公告)号：DE10135504A1

公开(公告)日：2003-02-06

申请号：DE10135504

申请日：2001-07-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LUYKEN JOHANNES R ,  HOFMANN FRANZ ,  ROESNER WOLFGANG ,  LANDGRAF ERHARD ,  SCHULZ THOMAS

IPC: B01L3/00 ,  B81B1/00 ,  B82B3/00 ,  B01J19/00 ,  C12Q1/68 ,  G01N33/48

Abstract: Filter construction has at least one passage opening for fluids, covered by at least two intersecting unidimensional nano-structures (28,40) supported at the carrier. The nano structures are formed by nano wires and/or nano tubes, to form pores of nano dimensions. The nano-structures can be moved in relation to each other by an electrical, magnetic and/or piezoelectric system acting on a moving frame (38).

公开(公告)号：DE10109777A1

公开(公告)日：2002-09-19

申请号：DE10109777

申请日：2001-03-01

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LUYKEN JOHANNES R ,  HOFMANN FRANZ ,  LANDGRAF ERHARD ,  SCHULZ THOMAS

IPC: C12Q1/00 ,  C12Q1/68 ,  C12Q1/6816 ,  C12Q1/6834 ,  G01N33/543 ,  G01N33/50 ,  C12Q1/44 ,  C12Q1/48 ,  G01N33/68

Abstract: A unit for immobilizing macromolecular biopolymers is a nanoparticle. The unit used for immobilizing is provided with scavenger molecules that can bind macromolecular biopolymers. A sample to be examined is brought into contact with the unit used for immobilizing, whereby the sample to be examined can contain the macromolecular biopolymers to be detected. Macromolecular biopolymers contained in the sample to be examined are bound to the scavenger molecules, and the macromolecular biopolymers are detected by using a signal emitted by a marking.

公开(公告)号：DE102015106185B4

公开(公告)日：2020-08-06

申请号：DE102015106185

申请日：2015-04-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： DAHL CLAUS ,  LANDGRAF ERHARD ,  ROTHENHAEUSSER STEFFEN ,  TSCHUMAKOW DMITRI ALEX

IPC: H01L29/78 ,  H01L21/336

Abstract: Halbleiterstruktur (100), aufweisend:ein erstes Source/Draingebiet (102sd) und ein zweites Source/Draingebiet (102sd);ein Bodygebiet (102b), das zwischen dem ersten Source/Draingebiet (102sd) und dem zweiten Source/Draingebiet (102sd) angeordnet ist, wobei das Bodygebiet (102b) ein Kerngebiet (102c) und wenigstens ein Randgebiet (102e) aufweist, welches das Kerngebiet (102c) wenigstens teilweise umgibt;ein dielektrisches Gebiet (102i), das neben dem Bodygebiet (102b) liegt und ausgelegt ist, einen Stromfluss durch das Bodygebiet (102b) in einer Breitenrichtung des Bodygebiets (102b) zu begrenzen, wobei das wenigstens eine Randgebiet (102e) zwischen dem Kerngebiet (102c) und dem dielektrischen Gebiet (102i) eingerichtet ist; undeine Gatestruktur (104), die ausgelegt ist, das Bodygebiet (102b) zu steuern;wobei die Gatestruktur (104) ausgelegt ist, eine erste Schwellenspannung für das Kerngebiet (102c) des Bodygebiets (102b) und eine zweite Schwellenspannung für das wenigstens eine Randgebiet (102e) des Bodygebiets (102b) vorzusehen, wobei die erste Schwellenspannung kleiner oder gleich der zweiten Schwellenspannung ist,wobei die Gatestruktur (104) ein Gategebiet (104a, 104b) und eine dielektrische Schicht aufweist, die zwischen dem Gategebiet (104a, 104b) und dem Bodygebiet (102b) angeordnet ist, undwobei das Gategebiet (104a, 104b) einen ersten Teil, der das Kerngebiet (102c) des Bodygebiets (102b) wenigstens überlappt, und wenigstens einen zweiten Teil neben dem ersten Teil, der das wenigstens eine Randgebiet (102e) des Bodygebiets (102b) wenigstens überlappt, aufweist.

公开(公告)号：DE102015106185A1

公开(公告)日：2015-10-22

申请号：DE102015106185

申请日：2015-04-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： DAHL CLAUS ,  LANDGRAF ERHARD ,  ROTHENHAEUSSER STEFFEN ,  TSCHUMAKOW DMITRI ALEX

IPC: H01L29/78 ,  H01L21/336

Abstract: Gemäß verschiedenen Ausführungsformen kann eine Halbleiterstruktur umfassen: ein erstes Source/Draingebiet und ein zweites Source/Draingebiet; ein Bodygebiet, das zwischen dem ersten Source/Draingebiet und dem zweiten Source/Draingebiet angeordnet ist, wobei das Bodygebiet ein Kerngebiet und wenigstens ein Randgebiet umfasst, welches das Kerngebiet wenigstens teilweise umgibt; ein dielektrisches Gebiet, das neben dem Bodygebiet liegt und ausgelegt ist, einen Stromfluss durch das Bodygebiet in einer Breitenrichtung des Bodygebiets zu begrenzen, wobei das wenigstens eine Randgebiet zwischen dem Kerngebiet und dem dielektrischen Gebiet eingerichtet ist; und eine Gatestruktur, die ausgelegt ist, das Bodygebiet zu steuern; welche Gatestruktur ausgelegt ist, eine erste Schwellenspannung für das Kerngebiet des Bodygebiets und eine zweite Schwellenspannung für das wenigstens eine Randgebiet des Bodygebiets vorzusehen, wobei die erste Schwellenspannung kleiner oder gleich der zweiten Schwellenspannung ist.

公开(公告)号：DE102011087845A1

公开(公告)日：2013-06-06

申请号：DE102011087845

申请日：2011-12-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LANDGRAF ERHARD ,  FEICK HENNING ,  BERTRAMS THOMAS ,  PRIBIL ANDREAS ,  DAHL CLAUS

IPC: H01L29/78 ,  H01L21/283 ,  H01L21/336 ,  H01L21/76 ,  H01L29/06

Abstract: Beschrieben werden eine Transistorbauelement und ein Verfahren zu dessen Herstellung. Ein Ausführungsbeispiel des Transistorbauelements umfasst: einen Halbleiterkörper (100); ein in dem Halbleiterkörper (100) angeordnetes aktives Transistorgebiet (110); ein das aktive Transistorgebiet in dem Halbleiterkörper (100) ringförmig umgebendes Isolationsgebiet (120); eine Sourcezone (11), eine Drainzone (12), eine Bodyzone (13) und eine Driftzone (14) in dem aktiven Transistorgebiet (110), wobei die Sourcezone (11) und die Drainzone (12) in lateraler Richtung des Halbleiterkörpers (100) beabstandet sind und die Bodyzone (13) zwischen der Sourcezone (11) und der Driftzone (14) und die Driftzone (14) zwischen der Bodyzone (13) und der Drainzone angeordnet ist; eine Gate- und Feldelektrode (20), wobei die Gate- und Feldelektrode (20) oberhalb des aktiven Transistorgebiets (110) angeordnet ist, das Isolationsgebiet (120) wenigstens im Bereich der Drainzone (12) überlappt, gegenüber dem aktiven Transistorgebiet (100) durch eine Dielektrikumsschicht (30) isoliert ist, die im Bereich der Bodyzone (13) eine erste Dicke (d1) und im Bereich der Driftzone (14) abschnittsweise eine zweite Dicke (d2), die größer als die erste Dicke (d1) ist, aufweist und wobei die Gate- und Feldelektrode (20) eine erste Kontaktöffnung oberhalb der Drainzone (12) aufweist; und eine Drainelektrode (42), die die Drainzone (12) durch die zweite Kontaktöffnung (24) kontaktiert.