公开(公告)号：DE102018132200A1

公开(公告)日：2019-06-27

申请号：DE102018132200

申请日：2018-12-14

Applicant: INTEL CORP

Inventor： ANDERSON CRISTINA ,  CORNEA-HASEGAN MARIUS ,  MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK ,  CORBAL JESUS

IPC: G06F9/302 ,  G06F9/30

Abstract: Eine Vorrichtung und ein Verfahren zum Durchführen einer Umkehrung. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decodierer, um einen Umkehrbefehl zu decodieren, um einen decodierten Umkehrbefehl zu generieren; ein Quellenregister, um mindestens ein gepacktes Eingabedatenelement zu speichern; ein Zielregister, um ein Ergebnisdatenelement zu speichern; und eine reziproke Ausführungsverschaltung, um den decodierten Umkehrbefehl auszuführen, wobei die reziproke Ausführungsverschaltung einen ersten Abschnitt des gepackten Eingabedatenelements als einen Index für eine Datenstruktur zu verwenden hat, die eine Vielzahl von Sätzen von Koeffizienten enthält, um einen ersten Satz von Koeffizienten aus der Vielzahl der Sätze zu identifizieren, wobei die reziproke Ausführungsverschaltung unter Verwendung einer Kombination der Koeffizienten und eines zweiten Abschnitts des gepackten Eingabedatenelements eine Umkehrung des gepackten Eingabedatenelements zu erzeugen hat.

公开(公告)号：DE102018132195A1

公开(公告)日：2019-06-27

申请号：DE102018132195

申请日：2018-12-14

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CHARNEY MARK ,  VALENTINE ROBERT ,  CORBAL JESUS

IPC: G06F9/30

Abstract: Eine Vorrichtung und ein Verfahren zum Durchführen einer Summe von absoluten Differenzen mit Akkumulation. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decoder zum Decodieren eines Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellenregister, um eine erste Vielzahl von gepackten Bytes zu speichern; ein zweites Quellenregister, um eine zweite Vielzahl von gepackten Bytes zu speichern; Ausführungsverschaltung, um die decodierte Anweisung auszuführen, wobei die Ausführungsverschaltung umfasst: Additionsverschaltung, um eine Differenz zwischen jedem Byte im ersten Quellenregister und einem entsprechenden Byte im zweiten Quellenregister zu ermitteln, Absolutbetragsverschaltung, um einen Absolutbetrag jeder Differenz zu ermitteln, wobei die Additionsverschaltung Paare der Absolutbeträge zu addieren hat, um eine Vielzahl von temporären Ergebnissen zu generieren, und Erweiterungsverschaltung, um die temporären Ergebnisse in temporäre Wörter zu erweitern; und Akkumulatorverschaltung, um jedes temporäre Wort zu einem Wort aus einem dritten Quellenregister zu addieren, um eine Vielzahl von akkumulierten Wörtern zu generieren; und ein Zielregister, um die akkumulierten Wörter als gepackte Wörter zu speichern.

公开(公告)号：DE102018124945A1

公开(公告)日：2019-05-29

申请号：DE102018124945

申请日：2018-10-10

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  CHARNEY MARK ,  SADE RAANAN ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CORBAL JESUS ,  DUBSTOV ROMAN S

IPC: G06F9/30

Abstract: Eine Ausführungsform der Erfindung ist ein Prozessor, umfassend eine Ausführungsschaltungsanordnung zum Berechnen, in Reaktion auf einen decodierten Befehl, eines Ergebnisses einer komplexen Multiplikation einer ersten komplexen Zahl mit einer zweiten komplexen Zahl. Die Berechnung umfasst eine erste Operation zum Berechnen eines ersten Terms eines Realteils des Ergebnisses und eines ersten Terms des Imaginärteils des Ergebnisses. Die Berechnung umfasst auch eine zweite Operation zum Berechnen eines zweiten Terms des Realteils des Ergebnisses und eines zweiten Terms des Imaginärteils des Ergebnisses. Der Prozessor umfasst auch einen Decodierer, ein erstes Quellregister und ein zweites Quellregister. Der Decodierer dient zum Decodieren eines Befehls zum Erzeugen des decodierten Befehls. Das erste Quellregister dient dazu, die erste komplexe Zahl bereitzustellen, und das zweite Quellregister dient dazu, die zweite komplexe Zahl bereitzustellen.

公开(公告)号：DE102018006792A1

公开(公告)日：2019-04-04

申请号：DE102018006792

申请日：2018-08-28

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  CHARNEY MARK J ,  CORBAL JESUS ,  MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/302

Abstract: Ausführungsformen von Systemen, Vorrichtungen und Verfahren zur Multiplikation, Negation und Akkumulation von Datenwerten in einem Prozessor sind beschrieben. Zum Beispiel führt die Ausführungsschaltung eine decodierte Anweisung aus, um ausgewählte Datenwerte von mehreren gepackten Datenelementpositionen in ersten und zweiten Quellenoperanden für gepackte Daten zu multiplizieren, um mehrere erste Ergebniswerte zu erzeugen, die mehreren ersten Ergebniswerte zu summieren, um einen oder mehrere zweite Ergebniswerte zu erzeugen, den einen oder die mehreren zweiten Ergebniswerte zu negieren, um einen oder mehrere dritte Ergebniswerte zu erzeugen, den einen oder die mehreren dritten Ergebniswerte mit einem oder mehreren Datenwerten von einem Bestimmungsort-Operanden zu akkumulieren, um einen oder mehrere vierte Ergebniswerte zu erzeugen, und den einen oder die mehreren vierten Ergebniswerte in einer oder mehreren gepackten Datenelementpositionen in dem Bestimmungsort-Operanden zu speichern.

公开(公告)号：DE102018006045A1

公开(公告)日：2019-04-04

申请号：DE102018006045

申请日：2018-07-31

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CORBAL JESUS ,  CHARNEY MARK J ,  MURRAY CARL

IPC: G06F9/38

Abstract: Ausführungsformen von Systemen, Einrichtungen und Verfahren zur Multiplikation und Akkumulation von Datenwerten in einem Prozessor sind beschrieben. Zum Beispiel führt eine Ausführungsschaltungsanordnung einen decodierten Befehl aus zum Multiplizieren ausgewählter vorzeichenloser Datenwerte von mehreren gepackten Datenelementpositionen in einem ersten und zweiten gepackten Datenquellenoperanden, um mehrere erste vorzeichenlose Ergebniswerte zu erzeugen, Summieren der mehreren ersten vorzeichenlosen Ergebniswerte, um einen oder mehrere zweite vorzeichenlose Ergebniswerte zu erzeugen, Akkumulieren des einen oder der mehreren zweiten vorzeichenlosen Ergebniswerte mit einem oder mehreren Datenwerten von dem Zieloperanden, um einen oder mehrere dritte vorzeichenlose Ergebniswerte zu erzeugen, und Speichern des einen oder der mehreren dritten vorzeichenlosen Ergebniswerte in einer oder mehreren gepackten Datenelementpositionen in dem Zieloperanden.

公开(公告)号：BRPI0920782A2

公开(公告)日：2015-12-22

申请号：BRPI0920782

申请日：2009-10-27

Applicant: INTEL CORP

Inventor： OUZIEL IDO ,  RAPPOPORT LIHU ,  RAGHUVANSHI PANKAJ ,  VALENTINE ROBERT ,  GABOR RON

IPC: G06F9/06 ,  G06F9/22 ,  G06F9/30

公开(公告)号：GB2513467B

公开(公告)日：2015-11-04

申请号：GB201403993

申请日：2014-03-06

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CORBAL JESUS ,  GIRKAR MILIND B ,  OULD-AHMED-VALL ELMOUSTAPHA ,  TOLL BRET L ,  VALENTINE ROBERT

IPC: G06F9/30

公开(公告)号：DE112013004800T5

公开(公告)日：2015-06-03

申请号：DE112013004800

申请日：2013-06-25

Applicant: INTEL CORP

Inventor： PLOTNIKOV MIKHAIL ,  ERMOLAEV IGOR ,  NARAIKIN ANDREY ,  VALENTINE ROBERT

IPC: G06F12/02

Abstract: Eine Maskenerzeugungsanweisung wird durch einen Prozessor ausgeführt, um die Effizienz von Vektoroperationen an einem Array von Datenelementen zu verbessern. Der Prozessor umfasst Vektorregister, von denen eines Datenelemente eines Arrays speichert. Der Prozessor umfasst ferner Ausführungsschaltkreise zum Empfangen einer Maskenerzeugungsanweisung, die mindestens einen ersten Operanden und einen zweiten Operanden spezifiziert. Als Reaktion auf die Maskenerzeugungsanweisung sollen die Ausführungsschaltkreise Bit des ersten Operanden um eine Anzahl von Malen, die in dem zweiten Operanden definiert wird, nach links verschieben und jedes Mal, wenn ein höchstwertiges Bit des ersten Operanden von links herausgeschoben wird, ein Bit von eins von rechts hereinziehen, um ein Ergebnis zu erzeugen. Jedes Bit im Ergebnis entspricht einem der Datenelemente des Arrays.

公开(公告)号：DE102010053088A1

公开(公告)日：2011-06-30

申请号：DE102010053088

申请日：2010-12-01

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER ,  CHEN YEN-KUANG Y K ,  BOMB MAYANK ,  BRANDT JASON W ,  BUXTON MARK J ,  CHARNEY MARK J ,  CHENNUPATY SRINIVAS ,  CORBAL JESUS ,  DIXON MARTIN G ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI SAITO ,  LACHNER PETER ,  NEIGER GILBERT ,  NEWBURN CHRIS J ,  PARTHASARATHY RAJESH S ,  TOLL BRET L ,  VALENTINE ROBERT ,  WIEDEMEIER JEFFREY G

IPC: G06F9/315 ,  G06F9/30

Abstract: Gemäß einem ersten Aspekt können effiziente Datentransferoperationen erreicht werden durch: Decodieren, durch ein Prozessorgerät, eines einzelnen Befehls, der eine Transferoperation für eine Vielzahl von Datenelementen zwischen einem ersten Speicherort und einem zweiten Speicherort spezifiziert; Ausgeben eines einzelnen Befehls zum Ausführen durch eine Ausführungseinheit in dem Prozessor; Erkennen eines Vorkommens einer Ausnahme während des Ausführens des einzelnen Befehls; und, als Antwort auf die Ausnahme, Liefern von ausstehenden Traps oder Unterbrechungen an einen Ausnahmenverarbeiter, bevor die Ausnahme geliefert wird.

公开(公告)号：DE69736956T2

公开(公告)日：2007-09-20

申请号：DE69736956

申请日：1997-09-29

Applicant: INTEL CORP

Inventor： MITTAL MILLIND ,  VALENTINE ROBERT

IPC: G06F1/32