公开(公告)号：KR101801137B1

公开(公告)日：2017-11-24

申请号：KR1020110015162

申请日：2011-02-21

Applicant: 삼성전자주식회사

Inventor： 정세영 ,  조태제 ,  송호건 ,  이규하

IPC: H01L23/498 ,  H01L23/00 ,  H01L21/768 ,  H01L23/14 ,  H01L23/31 ,  H01L21/48 ,  H01L21/683 ,  H01L25/065 ,  H01L25/10

CPC classification number: H01L21/76898 ,  H01L21/486 ,  H01L21/6835 ,  H01L23/147 ,  H01L23/3128 ,  H01L23/3171 ,  H01L23/3192 ,  H01L23/49827 ,  H01L24/05 ,  H01L24/06 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L25/0657 ,  H01L25/105 ,  H01L2221/68327 ,  H01L2221/68331 ,  H01L2221/6834 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05008 ,  H01L2224/05009 ,  H01L2224/05109 ,  H01L2224/05139 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05184 ,  H01L2224/05568 ,  H01L2224/05569 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/05572 ,  H01L2224/06181 ,  H01L2224/13025 ,  H01L2224/131 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/16237 ,  H01L2224/17181 ,  H01L2224/48157 ,  H01L2224/48227 ,  H01L2224/73257 ,  H01L2224/73265 ,  H01L2224/81815 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06548 ,  H01L2225/06565 ,  H01L2225/06568 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/014 ,  H01L2224/05552 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 반도체장치의제조방법이제공된다. 이방법은제 1 면및 제 1 면에대향하는제 2 면을갖는기판을준비하는것, 기판의제 1 면으로부터기판의적어도일부를노출하는비아홀을형성하는것, 비아홀의내벽에제 1 절연막을형성하는것, 제 1 절연막이형성된비아홀의내부를채우는도전성연결부를형성하는것, 도전성연결부가노출될때까지기판의제 2 면을연마하는것, 및기판의제 2 면상에전자융합방법을이용하여선택적으로제 2 절연막을형성하는것을포함한다.

Abstract translation: 提供了一种制造半导体器件的方法。 该方法以制备具有面对所述第一表面和所述第一表面的第二表面的衬底，以通孔的至少暴露从该衬底的第一表面上的所述衬底的一部分，在通孔的第一在内壁形成一个 以形成绝缘膜，以形成用于通孔在所述第一绝缘膜填充所述内部的第一导电连接形成，以直到导电连接部露出抛光所述衬底的所述第二表面，和在所述衬底的第二侧上的电子稠合 选择性地形成第二绝缘膜。

公开(公告)号：KR3008589640000S

公开(公告)日：2016-06-15

申请号：KR3020150067087

申请日：2015-12-30

Applicant: 삼성전자주식회사

Designer： 박찬영 ,  박현욱 ,  서준원 ,  이규하 ,  한승일 ,  김영미 ,  이제원

公开(公告)号：KR1020160057077A

公开(公告)日：2016-05-23

申请号：KR1020140157801

申请日：2014-11-13

Applicant: 삼성전자주식회사

Inventor： 장주희 ,  강필규 ,  김석호 ,  김태영 ,  김효주 ,  박병률 ,  박점용 ,  안진호 ,  이규하 ,  홍의관

IPC: H01L25/07 ,  H01L21/304 ,  H01L21/31 ,  H01L21/60

CPC classification number: H01L25/50 ,  H01L21/76829 ,  H01L21/76831 ,  H01L21/76832 ,  H01L21/76885 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53266 ,  H01L23/53295 ,  H01L27/14621 ,  H01L27/14623 ,  H01L27/14627 ,  H01L27/14634 ,  H01L27/14636 ,  H01L27/14643 ,  H01L27/1469 ,  H01L2224/0508 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05181 ,  H01L2224/05186 ,  H01L2224/05547 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/08121 ,  H01L2924/0002 ,  H01L2924/00 ,  H01L2924/04941 ,  H01L2924/04953

Abstract: 반도체장치제조방법에서, 제1 기판상에형성된제1 층간절연막에제1 개구를형성한다. 제1 개구의내벽및 제1 층간절연막상에제1 배리어막을형성한다. 제1 배리어막상에제1 개구의나머지부분을채우는제1 도전막을형성한다. 제1 층간절연막상면이노출될때까지제1 도전막및 제1 배리어막에 CMP 공정을수행하여, 제1 배리어막패턴및 제1 배리어막패턴의상면보다높은상면을갖는제1 도전패턴을포함하는제1 도전패턴구조물을형성한다. 제1 도전패턴구조물및 제1 층간절연막상에제1 본딩절연막구조물을형성한다. 제1 도전패턴구조물의상면이노출될때까지제1 본딩절연막구조물을평탄화한다. 제1 기판에서와유사하게제2 도전패턴구조물, 제2 층간절연막, 제2 본딩절연막구조물을포함하는제2 기판을형성한다. 제1 및제2 도전패턴구조물들이서로접촉하도록제1 및제2 기판들을서로본딩한다.

Abstract translation: 一种半导体器件的制造方法，其可以通过提高层间绝缘层之间的粘合力来提高半导体器件的可靠性，包括：在形成在第一基板上的第一层间绝缘层中形成第一开口; 在所述第一开口的内壁和所述第一层间绝缘层上形成第一阻挡层; 在所述第一阻挡层上形成第一导电层以填充所述第一开口的剩余部分; 通过对所述第一导电层和所述第一阻挡层进行CMP处理，形成包括第一阻挡层图案和第一导电图案的第一导电图案结构，所述第一导电图案具有比所述第一势垒层图案的上表面高的上表面， 露出第一层间绝缘层的表面; 在所述第一导电图案结构和所述第一层间绝缘层上形成第一接合绝缘层结构; 平面化第一接合绝缘层结构直到第一导电图案结构的上表面露出; 与第一基板类似地形成包括第二导电图案结构，第二层间绝缘层和第二接合绝缘层结构的第二基板; 以及将所述第一和第二基板彼此接合以使所述第一和第二导电图案结构彼此接触。

公开(公告)号：KR101604607B1

公开(公告)日：2016-03-18

申请号：KR1020090101623

申请日：2009-10-26

Applicant: 삼성전자주식회사

Inventor： 이규하 ,  윤민승 ,  이의형 ,  최주일 ,  김남석 ,  마금희

IPC: H01L23/48

CPC classification number: H01L21/76898 ,  H01L23/481 ,  H01L24/48 ,  H01L25/0657 ,  H01L2224/48091 ,  H01L2224/4824 ,  H01L2224/48465 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/0102 ,  H01L2924/01029 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/10253 ,  H01L2924/3025 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 반도체장치의제조방법에있어서, 제1 면및 상기제1 면에반대하는제2 면을갖는기판을마련한다. 상기기판의상기제2 면상에제1 절연막을형성한다. 상기제1 절연막상에희생막을형성한다. 상기기판을관통하며상기제1 면으로부터상기희생막의일부까지연장된개구를형성한다. 상기개구의내벽상에제2 절연막을형성한다. 상기개구를채우는플러그를형성한다. 상기희생막을제거하여상기플러그의하부를상기제2 면으로부터노출시킨다. 상기플러그의하부를노출시키는단계이전에상기기판의제1 면은상기제1 절연막에의해이미도포되어있고, 상기제2 접속부의외측벽은상기제2 절연막에의해이미도포되어있다. 따라서, 이후의식각공정등과같은공정들을수행할때, 구리와같은상기플러그의금속이상기기판내부로확산되는것을방지하여상기반도체장치의전기적신뢰성을향상시킬수 있게된다.

公开(公告)号：KR1020110045185A

公开(公告)日：2011-05-04

申请号：KR1020090101623

申请日：2009-10-26

Applicant: 삼성전자주식회사

Inventor： 이규하 ,  윤민승 ,  이의형 ,  최주일 ,  김남석 ,  마금희

IPC: H01L23/48

CPC classification number: H01L21/76898 ,  H01L23/481 ,  H01L24/48 ,  H01L25/0657 ,  H01L2224/48091 ,  H01L2224/4824 ,  H01L2224/48465 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/0102 ,  H01L2924/01029 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/10253 ,  H01L2924/3025 ,  H01L23/48 ,  H01L23/12 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: PURPOSE: A semiconductor device and manufacturing method thereof are provided to suppress spreading of a metal material penetrating a semiconductor chip, thereby enhancing electrical features. CONSTITUTION: A substrate(10) comprises a first surface(12) and a second surface(14) opposite to the first surface. A plurality of chip pads(20) is formed on the first surface of the substrate. A plug(70) comprises a first connection unit exposed from the first surface and a second connection unit exposed from the second surface. A first insulating film(30) is formed on the second surface. A second insulating layer(60) is formed on the external surfaces of the plug in the substrate and the second connection unit.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以抑制穿透半导体芯片的金属材料的扩散，从而增强电气特征。 构成：衬底（10）包括与第一表面相对的第一表面（12）和第二表面（14）。 在基板的第一表面上形成多个芯片焊盘（20）。 插头（70）包括从第一表面露出的第一连接单元和从第二表面露出的第二连接单元。 在第二表面上形成第一绝缘膜（30）。 第二绝缘层（60）形成在基板和第二连接单元中的插头的外表面上。

公开(公告)号：KR1020090056045A

公开(公告)日：2009-06-03

申请号：KR1020070123005

申请日：2007-11-29

Applicant: 삼성전자주식회사

Inventor： 이규하 ,  조차제 ,  박정우

IPC: H01L21/28

CPC classification number: H01L23/53238 ,  H01L21/76843 ,  H01L21/76865 ,  H01L21/76873 ,  H01L21/76879 ,  H01L21/76885 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A metal line of a semiconductor device and a method of forming the same are provided to reduce time delay due to parasitic capacitance by preventing undercut under a plating layer. An electrode(104) is formed in a substrate(100), and a mold layer having a groove exposing the electrode to the substrate is formed. A conductive film covers a floor and a side wall of the groove in conformal so that the conductive film is in contact with the electrode. A seed metal film(112a) is connected to a conductive film, and it is restricted on the bottom of the groove, and a metal pattern is grown up from the seed metal film and the groove is buried.

Abstract translation: 提供半导体器件的金属线及其形成方法，以通过防止镀层下的底切来减少寄生电容引起的时间延迟。 在衬底（100）中形成电极（104），并且形成具有将电极暴露于衬底的凹槽的模具层。 导电膜以共形态覆盖槽的底板和侧壁，使得导电膜与电极接触。 种子金属膜（112a）与导电膜连接，限制在槽的底部，并且从籽晶金属膜生长金属图案并且埋入凹槽。

公开(公告)号：KR1020200092285A

公开(公告)日：2020-08-03

申请号：KR1020200090838

申请日：2020-07-22

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  강진우 ,  김경수 ,  이규하

IPC: B25J11/00 ,  B25J9/16 ,  B25J19/00 ,  A47L9/28

公开(公告)号：KR102137524B1

公开(公告)日：2020-07-24

申请号：KR1020140016838

申请日：2014-02-13

Applicant: 삼성전자주식회사

Inventor： 김경웅 ,  이규하 ,  한승일

IPC: A47L9/28 ,  A47L9/04 ,  A47L11/24

公开(公告)号：KR101906860B1

公开(公告)日：2018-10-12

申请号：KR1020110123532

申请日：2011-11-24

Applicant: 삼성전자주식회사

Inventor： 이호진 ,  최길현 ,  박병률 ,  정현수 ,  강필규 ,  김석호 ,  이규하

IPC: H01L23/48 ,  H01L21/60

CPC classification number: H01L23/3192 ,  H01L23/3128 ,  H01L23/481 ,  H01L23/53238 ,  H01L23/53252 ,  H01L23/53266 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L25/0657 ,  H01L2224/02166 ,  H01L2224/0345 ,  H01L2224/03916 ,  H01L2224/0401 ,  H01L2224/05023 ,  H01L2224/05025 ,  H01L2224/05026 ,  H01L2224/05082 ,  H01L2224/05139 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05166 ,  H01L2224/05169 ,  H01L2224/05181 ,  H01L2224/05184 ,  H01L2224/05186 ,  H01L2224/05564 ,  H01L2224/05569 ,  H01L2224/05572 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05669 ,  H01L2224/05684 ,  H01L2224/06181 ,  H01L2224/13023 ,  H01L2224/13099 ,  H01L2224/16147 ,  H01L2224/16148 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/17181 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/00012 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2224/05099 ,  H01L2224/05599 ,  H01L2224/05552

Abstract: 반도체소자및 이를제조하는방법을제공한다. 반도체소자는, 일면을갖는반도체기판, 일면에제1 크기로노출되며반도체기판내에배치된제1 도전패턴, 반도체기판에노출된제1 도전패턴을덮으며제1 도전패턴과접하는단면이제1 크기보다큰 제2 크기를갖는베리어패턴, 베리어패턴을부분적으로덮으며베리어패턴과접하는단면이제2 크기보다작은제3 크기를갖는제2 도전패턴및 제2 도전패턴의양측벽에배치되는절연패턴을포함한다. 제2 크기는, 상기제3 크기와상기베리어패턴에접하는절연패턴의폭을합한것이다.

公开(公告)号：KR101896517B1

公开(公告)日：2018-09-07

申请号：KR1020120014363

申请日：2012-02-13

Applicant: 삼성전자주식회사

Inventor： 이호진 ,  강필규 ,  이규하 ,  최길현 ,  최용순 ,  박병률 ,  정현수

IPC: H01L21/768 ,  H01L21/28

CPC classification number: H01L23/481 ,  H01L21/76898 ,  H01L23/3128 ,  H01L24/05 ,  H01L24/06 ,  H01L24/13 ,  H01L24/16 ,  H01L25/0657 ,  H01L2224/02372 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/0557 ,  H01L2224/05572 ,  H01L2224/06181 ,  H01L2224/13022 ,  H01L2224/131 ,  H01L2224/16148 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06544 ,  H01L2225/06565 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/00012 ,  H01L2924/014 ,  H01L2224/05552

Abstract: 본발명은관통전극을갖는반도체소자및 그제조방법에관한것으로, 기판의상면을향해개구된상기기판을일부관통하는홀을형성하고, 상기홀을일부채우는희생막을형성하고, 상기희생막이채워진상기홀을관통전극으로채우고, 상기관통전극과상기기판사이에비아절연막을형성하고, 그리고상기기판의하면을통해상기관통전극을노출시킬수 있다. 상기희생막을형성하는것은상기기판상에절연성유동막을형성하고, 상기절연성유동막을수축시켜상기홀의하부를채우는고화된유동막을형성하는것을포함할수 있다.