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公开(公告)号：KR1019980013923A
公开(公告)日：1998-05-15
申请号：KR1019960032643
申请日：1996-08-05
Applicant: 삼성전자주식회사
Inventor： 이재형
IPC: G11C29/00
Abstract: 본 발명은 여분의 트랜지스터(Transistor)로서 워드라인(Word Line)의 인에이블(Enable)과 디세이블(Disable)을 제어함으로써 최소의 핀(Pin)수로 다양한 모드(Mode)의 테스트(Test)를 실시할 수 있는 스트레스전압(Stress Voltage) 인가장치에 관한 것이며, 본 발명의 목적은 최소한의 핀을 이용하여 레이아웃 면적의 손실없이 메모리 셀에 스트레스전압을 인가하여 위크 비트를 스크린할 수 있는 스트레스전압 인가장치 및 그 인가방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 다수개의 비트라인 또는 상보비트라인에 연결된 메모리 셀들과, 상기 메모리 셀에 데이타를 기입 또는 독출하는 동작을 제어하기 위한 메모리 셀 트랜지스터들과, 상기 메모리 셀들의 게이트에 각기 접속된 다수개의 워드라인들과, 상기 비트라인과 상보비트라인을 센싱 증폭하여 디벨롭하기 위한 다수의 비트라인 센스앰프들과, 상기 비트라인과 상보비트라인을 프리차아지하기 위한 다수의 등화트랜지스터들을 구비하는 반도체 메모리 장치의 스트레스전압 인가장치는 상기 등화트랜지스터들의 일측에 접속된 패드와, 상기 게이트 신호들을 조합하여 웨이퍼 번인모드와 노말모드에 대한 제어신호를 출력하는 논리회로를 구비하여 웨이퍼상태에서 워드라인들중 짝수번째 워드라인과 홀수번째 � �드라인을 번갈아 가며 상기 게이트신호를 통해 인에이블하고 상기 패드를 통해 스트레스전압을 상기 메모리 셀에 인가하는 것을 특징으로 한다.
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公开(公告)号：KR1019970007556A
公开(公告)日：1997-02-21
申请号：KR1019950023172
申请日：1995-07-31
Applicant: 삼성전자주식회사
IPC: G05D16/00
Abstract: 습식 공정시 제어 불량을 해결한 EPIC 시스템 장치를 개시한다. EPIC 또는 자동 압력 제어기(Auto Pressure Controller : 이하 APC) 시스템 정면 입구(FRONT DOOR)에 압력 게이지(PRESSURE GAUGE) 입력부위를 “T”형으로 개조하여 설비 챔버, 압력 게이지, N
2 제거 라인(PURGE LINE)에 각각 연결하여 공정 진행후 계속적인 N
2 제거(PURGE)를 실시함으로 압력 게이지 센서(PRESSURE GAUGE SENSOR)부를 N
2 로 건조(DRY)시켜 수분 및 부식성 가스로 발생될 수 있는 제어 불량문제를 해결 할 수 있는 EPIC 시스템 장치를 제공한다. 본 발명에서는 압력 감지가 잘못된 경우엔 오히려 더 나빠지는 공정 결과 때문에 EPIC 또는 자동 압력 제어기(APC)의 압력 감지 부분을 개선하여 지속적으로 정확한 압력 감지를 보장함으로서 두께 편차를 획기적으로 감소시킬 수 있다.-
公开(公告)号：KR100079970B1
公开(公告)日：1994-12-01
申请号：KR1019910015839
申请日：1991-09-11
Applicant: 삼성전자주식회사
IPC: H01L27/112
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公开(公告)号：KR1019930010973B1
公开(公告)日：1993-11-18
申请号：KR1019900011792
申请日：1990-07-31
Applicant: 삼성전자주식회사
IPC: H01L21/30
Abstract: The silicon on insulator (SOI) wafer is mfd. by (a) laminating a second insulating layer (44a,44b) of a metaboric acid on the first insulating layer (42) which is formed on first bulk silicon substrate (20a) and the surface-exposed bulk silicon substrate (20b), respectively, (b) fold the layer (44a,44b), and then heat-treating it at 400-600 deg.C, etching back the substrate (40b), and (d) forming a monocrystalline silicon epitaxial layer (48) on the surface of the substrate (40b). The mfg. method gives an excellent SOI wafer free of slip and flex.
Abstract translation: 绝缘体上硅（SOI）晶圆是mfd。 通过（a）分别在形成在第一体硅衬底（20a）和表面暴露体硅衬底（20b）上的第一绝缘层（42）上层叠偏二酸的第二绝缘层（44a，44b） ，（b）折叠层（44a，44b），然后在400-600℃下进行热处理，蚀刻回衬底（40b），和（d）在其上形成单晶硅外延层（48） 基板（40b）的表面。 制造 方法提供了优异的SOI晶片，无滑动和挠曲。
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公开(公告)号：KR101398194B1
公开(公告)日：2014-05-26
申请号：KR1020080005043
申请日：2008-01-16
Applicant: 삼성전자주식회사
CPC classification number: H03K19/0175 , H03F2203/45522
Abstract: 넓은 주파수 범위에서 동작할 수 있는 버퍼가 개시된다. 상기 버퍼는 차동 입력 단자들과 차동 출력 단자들을 포함하는 차동 증폭기와, 각각이 각각의 피드백 저항을 포함하는 다수의 피드백 인버터들과, 각각이 상기 차동 출력 단자들 각각과 상기 다수의 피드백 인버터들 각각의 입력 단자 사이에 접속된 다수의 용량성 소자들을 포함한다. 상기 각각의 피드백 저항의 저항값은 플래그 신호에 응답하여 조절된다.
AC 커플링, DC 커플링, 차단주파수-
Patent Agency Ranking
公开(公告)号：KR101290764B1
公开(公告)日：2013-07-30
申请号：KR1020070106953
申请日：2007-10-24
Applicant: 삼성전자주식회사
IPC: G11C7/00
CPC classification number: G11C7/22 , G11C7/1051 , G11C7/1057 , G11C7/1078 , G11C7/1084 , G11C7/222 , G11C11/4076
Abstract: 입력 데이터에 대한 크로스 토크 및 스위칭 노이즈를 줄이거나 최소화하여 고속동작을 수행할 수 있는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 클럭단을 가지며 각기 1비트의 데이터를 수신하는 단위 입력부를 복수로 갖는 데이터 입력부와; 인가되는 클럭을 차별적으로 각기 지연하여 각기 대응되는 상기 단위 입력부의 클럭단에 인가하는 클럭 지연부를 입력 회로부로서 구비한다. 본 발명에 따른 반도체 메모리 장치에 따르면, 타임 분할적으로 입력 데이터의 샘플링 동작이 일어나므로, 인접 입력 데이터 간의 간섭이 배제되어 크로스 토크 및 스위칭 노이즈가 대폭적으로 줄어드는 효과가 있다.
반도체 메모리 장치, 크로스 토크, 스위칭 노이즈, 클럭 스큐, 데이터 트레이닝-
公开(公告)号：KR1020090041461A
公开(公告)日：2009-04-29
申请号：KR1020070106953
申请日：2007-10-24
Applicant: 삼성전자주식회사
IPC: G11C7/00
CPC classification number: G11C7/22 , G11C7/1051 , G11C7/1057 , G11C7/1078 , G11C7/1084 , G11C7/222 , G11C11/4076
Abstract: A semiconductor memory device having an input circuit is provided to reduce cross-talk and switching noise by excluding interference between adjacent data. A data Input part(200) comprises a clock stage and a plurality of unit input parts which respectively receives data of the single bit. A clock delay part(300) delays the applied clock differentially and applies delayed clock to the clock terminal of unit input part. The data Input part comprises 8 unit input units(21-28), and the clock delay part comprises the unit delay(31-38) corresponding to the number of the unit input unit.
Abstract translation: 提供具有输入电路的半导体存储器件，通过排除相邻数据之间的干扰来减少串扰和开关噪声。 数据输入部分（200）包括时钟级和分别接收单个位的数据的多个单位输入部分。 时钟延迟部分（300）差分地延迟施加的时钟，并将延迟的时钟施加到单元输入部分的时钟端子。 数据输入部分包括8个单位输入单元（21-28），时钟延迟部分包括与单位输入单元数相对应的单位延迟（31-38）。
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公开(公告)号：KR1020080041018A
公开(公告)日：2008-05-09
申请号：KR1020060109081
申请日：2006-11-06
Applicant: 삼성전자주식회사
IPC: H01L29/786
CPC classification number: G02F1/136227 , H01L27/1288
Abstract: A method for fabricating a TFT(thin film transistor) substrate is provided to avoid notching by adding hydrogen in forming a lower insulation layer, and to prevent a step open by using a multi slit in a connection region of a pixel electrode and a drain electrode. A gate interconnection is formed on a substrate. A first insulation layer(162) with added hydrogen is formed on the gate interconnection. A semiconductor layer and a data interconnection are formed on the first insulation layer. A second insulation layer is formed on the data interconnection. A photoresist layer(230) is formed on the second insulation layer, and an exposure and development process is performed to form a photoresist pattern in a manner that all the photoresist pattern in a contact hole formation region is removed and the photoresist pattern in a pixel electrode formation region is left by the same thickness. A blanket etch process is performed on the photoresist pattern to form a contact hole. After a light-transmitting conductive layer is formed on the resultant structure, the light-transmitting conductive layer on the photoresist pattern is lifted-off to form a pixel electrode. The light-transmitting conductive layer can be formed after the substrate is cleaned.
Abstract translation: 提供一种制造TFT（薄膜晶体管）基板的方法，以避免在形成下绝缘层时加入氢而引起切口，并且通过在像素电极和漏电极的连接区域中使用多狭缝来防止步骤打开 。 在基板上形成栅极互连。 在门互连上形成具有加氢的第一绝缘层（162）。 半导体层和数据互连形成在第一绝缘层上。 在数据互连上形成第二绝缘层。 在第二绝缘层上形成光致抗蚀剂层（230），并且进行曝光和显影处理以形成光致抗蚀剂图案，使得去除接触孔形成区域中的所有光致抗蚀剂图案，并且将像素中的光致抗蚀剂图案 电极形成区域保持相同的厚度。 在光致抗蚀剂图案上进行覆盖蚀刻工艺以形成接触孔。 在所得结构上形成透光导电层之后，光致抗蚀剂图案上的透光导电层被剥离以形成像素电极。 透光导电层可以在清洁基板之后形成。
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公开(公告)号：KR1020080017119A
公开(公告)日：2008-02-26
申请号：KR1020060078517
申请日：2006-08-21
Applicant: 삼성전자주식회사
IPC: H01L21/22
Abstract: A vertical furnace device is provided to reduce loss of wafers by preventing the deterioration due to breakdown of a wafer. A thermocouple sensor tube(31) is fixed at one side of an inner surface of a single tube(12) by performing a welding process. The thermocouple sensor tube and the single tube are formed with one body. A hole is formed at a lower part of the single tube. The thermocouple sensor tube is protruded through the hole of the single tube to the outside of the single tube. The thermocouple sensor tube is bent and extended from the outside of the single tube to a top part of the inner surface of the single tube. A thermocouple sensor(32) is installed at the bent and extended parts of the thermocouple sensor tube.
Abstract translation: 提供了一种垂直炉装置，以通过防止由于晶片的击穿而导致的劣化来减少晶片的损耗。 通过执行焊接工艺，将热电偶传感器管（31）固定在单个管（12）的内表面的一侧。 热电偶传感器管和单管形成一体。 在单管的下部形成有孔。 热电偶传感器管通过单管的孔突出到单管的外部。 热电偶传感器管从单管的外部弯曲并延伸到单管内表面的顶部。 热电偶传感器（32）安装在热电偶传感器管的弯曲和延伸部分。
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公开(公告)号：KR100699853B1
公开(公告)日：2007-03-27
申请号：KR1020050067289
申请日：2005-07-25
Applicant: 삼성전자주식회사
CPC classification number: H03L7/107 , H03L7/081 , H03L7/0893 , H03L7/0895 , H03L7/093
Abstract: 제조공정 변화에 둔감(insensitive)하여 제조공정 변화가 있더라도 루프 안정도가 나빠지지 않는 셀프 바이어싱 PLL 회로 및 이의 셀프 바이어싱 방법이 개시된다. 상기 셀프 바이어싱 PLL 회로는, 위상주파수 검출기, 주 전하펌프 회로, 보조 전하펌프 회로, 제1연산증폭기, 제2연산증폭기, 전압제어 발진기, 분주기, 및 바이어스 회로를 구비한다. 상기 셀프 바이어싱 PLL 회로에서는 제1연산증폭기가 루프 필터 커패시터의 전압을 증폭하여 출력하고 레귤레이터 역할을 하는 제2연산증폭기가 제1연산증폭기의 출력전압을 다시 증폭하여 출력한다. 그리고 제2연산증폭기의 출력전압이 전압제어 발진기의 제어전압으로 사용된다. 특히 바이어스 회로는 제2연산증폭기의 출력전압에 응답하여, 엔모스 트랜지스터에 의해 제1바이어스 전류를 발생하고 피모스 트랜지스터에 의해 제2바이어스 전류를 발생하고 제1바이어스 전류와 제2바이어스 전류를 합하여 제3바이어스 전류를 발생한다. 그리고 제1바이어스 전류는 주 전하펌프 회로 및 보조 전하펌프 회로의 바이어스 전류로서 제공되고 제3바이어스 전류는 제1연산증폭기의 바이어스 전류로서 제공된다.
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