公开(公告)号：KR1020090108747A

公开(公告)日：2009-10-19

申请号：KR1020080033997

申请日：2008-04-14

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  최진혁 ,  유차영 ,  조규호 ,  김완돈 ,  윤경렬 ,  여재현 ,  탁용석

IPC: H01L27/108 ,  H01L21/316

CPC classification number: H01L21/28202 ,  C23C16/308 ,  C23C16/405 ,  C23C16/45531 ,  C23C16/45536 ,  H01L21/02189 ,  H01L21/022 ,  H01L21/0228 ,  H01L21/28273 ,  H01L21/3141 ,  H01L21/31641 ,  H01L21/318 ,  H01L28/40 ,  H01L29/0673 ,  H01L29/517

Abstract: PURPOSE: A semiconductor device using a variable atomic layer deposition temperature and a manufacturing method thereof are provided to simplify a process and to reduce a manufacturing cost by performing all processes inside a single chamber. CONSTITUTION: A bottom electrode(195) is formed on a semiconductor substrate(100). The substrate is maintained into a first temperature. A first precursor source is absorbed on the bottom electrode. A non-reactive source is removed. The substrate is maintained into a second temperature. A dielectric layer is formed by supplying an oxidizing gas to a first precursor absorbing layer. A top electrode(199) is formed on the dielectric film formed on the bottom electrode.

Abstract translation: 目的：提供使用可变原子层沉积温度的半导体器件及其制造方法，以简化工艺并通过执行单个室内的所有工艺来降低制造成本。 构成：在半导体衬底（100）上形成底部电极（195）。 将基板保持在第一温度。 第一前体源被吸收在底部电极上。 去除非反应源。 将基板保持在第二温度。 通过向第一前体吸收层提供氧化气体形成电介质层。 顶部电极（199）形成在形成在底部电极上的电介质膜上。

公开(公告)号：KR1020080084434A

公开(公告)日：2008-09-19

申请号：KR1020070026153

申请日：2007-03-16

Applicant: 삼성전자주식회사

Inventor： 김기철 ,  조규호 ,  김윤수 ,  이광희 ,  최재형 ,  임재순

IPC: H01L27/04 ,  H01L27/108

Abstract: A MIM(Metal-Insulator-Metal) capacitor and a method for fabricating the same are provided to improve the interface property and reduce the leakage current of the MIM capacitance by using an upper interface dielectric layer which is higher than a bulk dielectric layer in specific resistance. A MIM(Metal-Insulator-Metal) capacitor comprises a lower metal electrode(100), a lower interface dielectric layer(110), a bulk dielectric layer(120), an upper interface dielectric layer(130), and an upper metal electrode(140). The lower interface dielectric layer is formed on the lower metal electrode. The bulk dielectric layer is formed on the lower interface dielectric layer and made from material having more than 100 of permittivity. The upper interface dielectric layer is formed on the bulk dielectric layer. The upper metal electrode is formed on the upper interface dielectric layer. The lower interface dielectric layer, the bulk dielectric layer, and the upper interface dielectric layer have perovskite structure respectively. Both lower and upper interface dielectric layers are higher than the bulk dielectric layer in specific resistance.

Abstract translation: 提供MIM（金属 - 绝缘体 - 金属）电容器及其制造方法，以通过使用高于特定的体电介质层的上界面电介质层来改善MIM电容的界面性能并减小MIM电容的漏电流 抵抗性。 MIM（金属 - 绝缘体 - 金属）电容器包括下金属电极（100），下界面电介质层（110），体电介质层（120），上界面电介质层（130）和上金属电极 （140）。 下界面电介质层形成在下金属电极上。 体电介质层形成在下界面电介质层上并由具有大于100介电常数的材料制成。 上界面电介质层形成在体电介质层上。 上部金属电极形成在上部界面电介质层上。 下界面电介质层，体电介质层和上界面电介质层分别具有钙钛矿结构。 下界面和上界面电介质层都比电介质层的电阻率高。

公开(公告)号：KR1020080070368A

公开(公告)日：2008-07-30

申请号：KR1020070008366

申请日：2007-01-26

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  김영선 ,  조규호 ,  이준영 ,  김중현 ,  이광희 ,  손용훈 ,  김기철

IPC: H01L27/108 ,  H01L27/04 ,  H01L21/324

CPC classification number: H01L28/60 ,  H01L21/321 ,  H01L27/10855 ,  H01L28/91

Abstract: A method for forming an MIM(metal insulator metal) capacitor using laser annealing is provided to reduce agglomeration of crystals of an electrode by improving crystallinity of upper and lower electrodes. An interlayer dielectric(15) is formed on a semiconductor substrate(5). A node plug(20) penetrates the interlayer dielectric. The node plug and the interlayer dielectric are covered with a lower electrode layer. A laser beam is irradiated to the surface of the lower electrode layer to selectively perform a heat treatment on the surface of the lower electrode layer. The lower electrode layer is patterned to form a lower electrode(35) covering the node plug. A dielectric layer(45) and an upper electrode(50) are sequentially formed on the lower electrode. A laser beam can be irradiated to the front surface of the upper electrode. The node plug can be made of metal or metal nitride.

Abstract translation: 提供了使用激光退火形成MIM（金属绝缘金属）电容器的方法，以通过改善上下电极的结晶度来减少电极晶体的聚集。 在半导体衬底（5）上形成层间电介质（15）。 节点插头（20）穿透层间电介质。 节点插头和层间电介质被下电极层覆盖。 激光束照射到下电极层的表面，以选择性地对下电极层的表面进行热处理。 图案化下电极层以形成覆盖节点插头的下电极（35）。 电介质层（45）和上电极（50）依次形成在下电极上。 激光束可以照射到上电极的前表面。 节点插头可以由金属或金属氮化物制成。

公开(公告)号：KR100688493B1

公开(公告)日：2007-03-02

申请号：KR1020030039128

申请日：2003-06-17

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  유차영 ,  조남면 ,  최정식 ,  오세훈 ,  박동균

IPC: H01L27/108

CPC classification number: H01L28/91

Abstract: 콘택 저항 및 누설 전류의 증대없이 기존의 폴리실리콘 콘택 플러그를 사용하면서, 하부 전극을 금속막으로 형성하는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 MIM 캐패시터는, 반도체 기판 상에 형성되는 층간 절연막과, 상기 층간 절연막의 소정 부분에 형성되는 폴리실리콘으로 된 콘택 플러그와, 상기 콘택 플러그와 전기적으로 연결되는 바닥부, 바닥부로부터 수직으로 연장되는 측벽부를 포함하는 실린더 형상의 하부 전극과, 상기 하부 전극의 바닥부와 콘택 플러그 사이에 개재되는 전이 금속 실리사이드막을 포함한다. 이때, 상기 측벽부 및 바닥부의 표면은 질소를 포함하는 전이 금속막으로 구성되고, 상기 측벽부의 두께가 바닥부의 두께보다 두껍게 형성된다.
MIM, 폴리실리콘 콘택 플러그, 전이 금속막, TiN, 실리사이드

公开(公告)号：KR100678459B1

公开(公告)日：2007-02-02

申请号：KR1020040066929

申请日：2004-08-24

Applicant: 삼성전자주식회사

Inventor： 권종완 ,  김성태 ,  김영선 ,  유차영 ,  남갑진 ,  최재형 ,  오세훈 ,  박영근 ,  이종철

IPC: H01L21/205 ,  H01L21/324

Abstract: 향상된 생산성을 갖는 플라즈마 공정을 제공한다. 상기 플라즈마 공정은 플라즈마 공정 챔버 내의 웨이퍼 지지대 상에 반도체 웨이퍼를 위치시키는 것을 구비한다. 상기 반도체 웨이퍼와 상기 웨이퍼 지지대의 밀착성을 향상시키기 위하여 상기 반도체 웨이퍼를 제1 시간 동안 예비 플라즈마에 노출시킨다. 상기 반도체 웨이퍼를 제2 시간동안 가열한다. 상기 반도체 웨이퍼를 공정 플라즈마에 노출시켜 플라즈마 처리한다.
예비 플라즈마 처리, 웨이퍼 가열, 플라즈마 공정, 플라즈마 처리

公开(公告)号：KR100655780B1

公开(公告)日：2006-12-08

申请号：KR1020040108624

申请日：2004-12-20

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  최재형 ,  여재현 ,  최한메 ,  남갑진

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/513 ,  H01L29/7881

Abstract: 향상된 유전율을 가지면서도 얇은 두께를 갖는 유전층을 구비하는 플래시 메모리 장치 및 그 제조 방법이 개시된다. 기판 상에 터널 산화막 패턴 및 플로팅 게이트를 순차적으로 형성한 후, 펄스 레이저 증착 공정을 이용하여 플로팅 게이트 상에 유전율을 향상시키기 위하여 III족 전이 금속으로 도핑된 금속 산화물로 이루어진 유전층 패턴을 형성한다. 유전층 상에는 컨트롤 게이트가 형성된다. 스칸듐, 이트륨 또는 란탄과 같은 III족 전이 금속이 도핑된 금속 산화물을 사용하여 크게 향상된 유전율을 가지면서도 현저하게 감소된 두께를 갖는 유전층 패턴을 형성할 수 있다. 또한, 펄스 레이저 증착 공정으로 표면 균일도 및 치밀성이 향상된 유전층 패턴을 형성하기 때문에, 유전층 패턴으로부터 발생되는 누설 전류를 크게 감소시킬 수 있다.

公开(公告)号：KR100652426B1

公开(公告)日：2006-12-01

申请号：KR1020050074914

申请日：2005-08-16

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김영선 ,  정정희 ,  최재형 ,  박홍범 ,  오세훈 ,  이우성

IPC: H01L27/108

Abstract: A capacitor of a semiconductor device for preventing penetration of dopants is provided to prevent dopants from a doped polysilicon germanium layer of an upper electrode from penetrating an underlying layer, by reducing diffusion of the dopants. A lower electrode(140a) of a capacitor is formed on a semiconductor substrate(100). A dielectric layer(150) is formed on the lower electrode. An upper electrode(180) is formed on the dielectric layer, composed of a conductive metal nitride layer(160) of which at least a part is oxidized and a doped polysilicon germanium layer(170) stacked on the conductive metal nitride layer. The lower electrode is made of a doped polysilicon layer, a metal layer, a conductive metal nitride layer, or a conductive metal oxide layer.

Abstract translation: 提供了用于防止掺杂剂渗透的半导体器件的电容器，以通过减少掺杂剂的扩散来防止来自上部电极的掺杂多晶硅锗层的掺杂剂穿透下面的层。 在半导体衬底（100）上形成电容器的下电极（140a）。 介电层（150）形成在下电极上。 在电介质层上形成上电极（180），所述上电极由至少一部分被氧化的导电金属氮化物层（160）和堆叠在导电金属氮化物层上的掺杂多晶硅锗层（170）组成。 下电极由掺杂多晶硅层，金属层，导电金属氮化物层或导电金属氧化物层构成。

公开(公告)号：KR1020060018531A

公开(公告)日：2006-03-02

申请号：KR1020040066929

申请日：2004-08-24

Applicant: 삼성전자주식회사

Inventor： 권종완 ,  김성태 ,  김영선 ,  유차영 ,  남갑진 ,  최재형 ,  오세훈 ,  박영근 ,  이종철

IPC: H01L21/205 ,  H01L21/324

CPC classification number: H01J37/32724 ,  H01L21/67098

Abstract: 향상된 생산성을 갖는 플라즈마 공정을 제공한다. 상기 플라즈마 공정은 플라즈마 공정 챔버 내의 웨이퍼 지지대 상에 반도체 웨이퍼를 위치시키는 것을 구비한다. 상기 반도체 웨이퍼와 상기 웨이퍼 지지대의 밀착성을 향상시키기 위하여 상기 반도체 웨이퍼를 제1 시간 동안 예비 플라즈마에 노출시킨다. 상기 반도체 웨이퍼를 상기 제1 시간을 포함하는 제2 시간동안 가열한다. 상기 반도체 웨이퍼를 공정 플라즈마에 노출시켜 플라즈마 처리한다.
예비 플라즈마 처리, 웨이퍼 가열, 플라즈마 공정, 플라즈마 처리

公开(公告)号：KR1020050099713A

公开(公告)日：2005-10-17

申请号：KR1020040024888

申请日：2004-04-12

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  김성태 ,  유차영 ,  김기철 ,  오세훈 ,  최정식

IPC: H01L27/108

CPC classification number: H01L21/31122

Abstract: 본 발명은 반도체 소자의 백 엔드 공정시 발생되는 캐패시터의 누설 전류를 방지할 수 있는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터는 제 1 금속 성분을 포함하는 하부 전극을 포함한다. 상기 하부 전극 표면에 제 2 금속 성분, 산소 및 질소를 포함하는 유전막 씨앗층이 형성되어 있고, 상기 씨앗층 상부에 제 2 금속 성분 및 산소를 포함하는 유전막 메인층이 형성되어 있다. 그리고, 상기 유전막의 메인층 상부에 제 3 금속 성분을 포함하는 상부 전극이 형성되어 있다.

公开(公告)号：KR100505679B1

公开(公告)日：2005-08-03

申请号：KR1020030017074

申请日：2003-03-19

Applicant: 삼성전자주식회사

Inventor： 정정희 ,  최재형 ,  이윤정 ,  임한진

IPC: H01L27/108

CPC classification number: H01L28/40 ,  H01L21/31604 ,  H01L21/31645 ,  H01L21/32051 ,  H01L23/5223 ,  H01L28/56 ,  H01L28/65 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 캐패시터의 누설 전류 측정 온도 의존성 및 전압 스윕 특성을 개선할 수 있으며, 상부 전극과 유전막의 접착 특성을 개선할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자의 제조방법은, 먼저, 반도체 기판상에 하부 전극을 형성한다음, 상기 하부 전극 상부에 유전막을 증착하고, 유전막 상부에 베리어층으로서 티타늄 산화막을 증착한다. 그리고 나서, 상기 유전막 및 베리어층을 열처리한 후, 티타늄 산화막 상부에 귀금속을 포함하는 상부 전극을 형성하고, 결과물을 큐어링한다.