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    PHASE MODULATOR DEVICE AND METHOD
    42.
    发明公开
    PHASE MODULATOR DEVICE AND METHOD 审中-公开

    公开(公告)号：US20230236446A1

    公开(公告)日：2023-07-27

    申请号：US18295121

    申请日：2023-04-03

    Applicant: ST Microelectronics (Crolles 2) SAS

    Inventor： Sébastien Cremer ,  Frédéric Boeuf ,  Stephane Monfray

    IPC: G02F1/035 ,  G02B6/12 ,  G02F1/01

    CPC classification number: G02F1/035 ,  G02B6/12004 ,  G02F1/0147 ,  G02F2201/063

    Abstract: The present disclosure relates to a method including the following steps: a) forming a waveguide from a first material, the waveguide being configured to guide an optical signal; b) forming a layer made of a second material that is electrically conductive and transparent to a wavelength of the optical signal, steps a) and b) being implemented such that the layer made of the second material is in contact with at least one of the faces of the waveguide, or is separated from the at least one of the faces by a distance of less than half, preferably less than a quarter, of the wavelength of the optical signal. The application further relates to a phase modulator, in particular obtained by such a method.

    Structure de transistor ou de triode à effet tunnel et à nanocanal isolant
    44.
    发明公开
    Structure de transistor ou de triode à effet tunnel et à nanocanal isolant 审中-公开
    三极管三极管

    公开(公告)号：EP1816689A1

    公开(公告)日：2007-08-08

    申请号：EP07101675.2

    申请日：2007-02-02

    Applicant: ST Microelectronics Crolles 2 SAS

    Inventor： Skotnicki,, Thomas ,  Monfray, Stéphane

    IPC: H01L49/00 ,  H01L29/76

    CPC classification number: H01L45/00 ,  B82Y10/00 ,  H01L29/7613

    Abstract: L'invention concerne un dispositif microélectronique doté d'au moins un transistor ou triode, à modulation de courant tunnel de type Fowler-Nordheim reposant sur un substrat (101-100), la triode ou le transistor comprenant:
    - au moins un premier bloc (110) destiné à jouer le rôle de cathode et au moins un deuxième bloc (112) destiné à jouer le rôle d'anode, le premier bloc et le deuxième bloc reposant sur le substrat et étant séparés par une zone isolante (115) de canal reposant sur le substrat,
    - au moins une zone (118) de diélectrique de grille, reposant au moins sur ladite zone isolante (115) de canal, et au moins une grille (120) reposant sur ladite zone (118) de diélectrique de grille. L'invention concerne également un procédé de réalisation d'un tel dispositif.

    Abstract translation: 该器件具有隧道效应晶体管或三极管，其包括由沟道绝缘区（115）分开的阳极块（110）和阴极块（112）。 块和绝缘区位于衬底上，其中块包括具有不同材料的两层堆叠。 栅极介电区（118）位于绝缘区上，其中栅极（120）位于介电区上。 绝缘区的临界尺寸为1-10nm。 还包括用于生产微电子器件的独立权利要求。

    CONTROL OF CARBON NANOSTRUCTURE GROWTH IN AN INTERCONNECT STRUCTURE
    45.
    发明公开
    CONTROL OF CARBON NANOSTRUCTURE GROWTH IN AN INTERCONNECT STRUCTURE 审中-公开
    控制碳纳米结构的在连接结构中的增长

    公开(公告)号：EP2074660A1

    公开(公告)日：2009-07-01

    申请号：EP07803015.2

    申请日：2007-08-29

    Applicant: NXP B.V. ,  ST Microelectronics Crolles 2 SAS

    Inventor： GOSSET, Laurent ,  TORRES, Joaquin

    IPC: H01L29/06 ,  H01L21/768

    CPC classification number: H01L29/0665 ,  B82Y10/00 ,  H01L21/76831 ,  H01L21/76879 ,  H01L29/0673 ,  H01L29/0676 ,  H01L2221/1094

    Abstract: An interconnect structure on a substrate is provided. The interconnect structure comprises electrically conductive interconnect elements on at least two interconnect levels on or above a substrate level. In the interconnect structure of the invention, at least one electrically conductive via connects a first interconnect element on one interconnect level or on the substrate level to a second interconnect element on a different interconnect level. The via extends in a via opening of a first dielectric layer and comprises an electrically conductive via material that contains electrically conductive cylindrical carbon nanostructures. At least one cover-layer segment reaches into a lateral extension of the via opening and defines a via aperture that is small enough to prevent a penetration of the carbon nanostructures through the via aperture. This structure enhances control of carbon nanostructure growth in a height direction during fabrication of the interconnect structure.

    Copper diffusion barrier
    46.
    发明公开
    Copper diffusion barrier 审中-公开
    Kupferdiffusions，巴里尔

    公开(公告)号：EP1909320A1

    公开(公告)日：2008-04-09

    申请号：EP06301019.3

    申请日：2006-10-05

    Applicant: ST Microelectronics Crolles 2 SAS

    Inventor： Jourdan, Nicolas ,  Torres, Joaquin

    IPC: H01L21/768

    CPC classification number: H01L21/76843 ,  H01L21/76831 ,  H01L21/76864 ,  H01L21/76868 ,  H01L21/76873 ,  H01L23/53238 ,  H01L2221/1089 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: The invention concerns a method of forming a copper portion surrounded by an insulating material (14) in an integrated circuit structure (2), the insulating material being a first oxide, the method having steps including forming a composite material (24) over a region of the insulating material where the copper portion is to be formed, the composite material formed of first and second materials, the first material for forming a copper seed repair layer (28), and annealing such that the second material reacts with the insulating material to form a second oxide (26), the second oxide forming a diffusion barrier to copper (32).

    Abstract translation: 本发明涉及一种形成由集成电路结构（2）中的绝缘材料（14）围绕的铜部分的方法，所述绝缘材料是第一氧化物，所述方法具有以下步骤：在区域上形成复合材料（24） 要形成铜部分的绝缘材料，由第一和第二材料形成的复合材料，用于形成铜种子修复层（28）的第一材料和退火，使得第二材料与绝缘材料反应 形成第二氧化物（26），所述第二氧化物形成对铜（32）的扩散阻挡层。

    Dispositif électronique
    48.
    发明专利
    Dispositif électronique 未知

    公开(公告)号：FR3133705B1

    公开(公告)日：2025-03-07

    申请号：FR2202331

    申请日：2022-03-17

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： ABOUZEID FADY ,  ROCHE PHILIPPE

    IPC: H01L21/768

    Abstract: Dispositif électronique Dispositif électronique (100, 200) comprenant : une première puce électronique (110) et une deuxième puce électronique (130) ; et un circuit d’interconnexion (150) comprenant une première surface (151) plane ; une première région (115) d’une première surface (116) de la première puce électronique (110) étant assemblée par collage hybride à une première région (157) de la première surface du circuit d’interconnexion (150), une première région (134) d’une première surface (133) de la deuxième puce électronique (130) étant assemblée par collage hybride à une deuxième région (154) de la première surface du circuit d’interconnexion (150) pour que la première puce électronique (110) soit reliée électriquement à la deuxième puce électronique (130) à travers le circuit d’interconnexion (150) ;la première surface de la première puce électronique (110) comprenant une deuxième région (114) qui n’est pas en contact avec le circuit d’interconnexion (150) et comprenant au moins un plot de connexion (111). Figure pour l'abrégé : Fig. 1

    PROCÉDÉ D’IMPLANTATION IONIQUE DANS UNE PLAQUETTE SEMICONDUCTRICE
    49.
    发明专利
    PROCÉDÉ D’IMPLANTATION IONIQUE DANS UNE PLAQUETTE SEMICONDUCTRICE 未知

    公开(公告)号：FR3128574B1

    公开(公告)日：2025-02-28

    申请号：FR2111357

    申请日：2021-10-26

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： BORREL JULIEN ,  GAUTHIER ALEXIS ,  HILARIO FANNY ,  BERTHIER LUDOVIC ,  DUMAS PAUL ,  BREZZA EDOARDO

    IPC: H01L21/266

    Abstract: Selon un aspect il est proposé un procédé d’implantation ionique dans une plaquette semiconductrice (PS) placée dans une chambre d’implantation (CHI) sous vide, la plaquette semiconductrice (PS) présentant une zone de circuit intégré (ZCI) et une zone périphérique (ZPR) autour de cette zone de circuit intégré (ZCI), l’implantation ionique permettant d’appliquer un dopage dans des régions, dites régions d’implantation (RGI), de la zone de circuit intégré, le procédé comprenant : - une formation d’un revêtement en résine photosensible (RES) servant de masque sur la plaquette semiconductrice (PS), puis - une formation d’ouvertures dans le revêtement en résine photosensible (RES) au niveau desdites régions d’implantation (RGI) de la zone de circuit intégré et au niveau d’au moins une région (RDM) de la zone périphérique, puis - une implantation des ions (12) dans la plaquette semiconductrice (PS). Figure pour l’abrégé : Figure 5

    Mémoire à changement de phase
    50.
    发明专利
    Mémoire à changement de phase 未知

    公开(公告)号：FR3124891B1

    公开(公告)日：2025-02-14

    申请号：FR2107027

    申请日：2021-06-30

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： FAVENNEC LAURENT ,  PIAZZA FAUSTO

    IPC: G11C11/56

    Abstract: Mémoire à changement de phase La présente description concerne un procédé de fabrication d'une mémoire à changement de phase comprenant : a) une étape de formation d'une matrice de cellules mémoire à changement de phase, chaque cellule étant séparée des cellules voisines d'une même ligne de la matrice et des cellules voisines d'une même colonne de la matrice par une même première distance (L1), et b) une étape de gravure, dans chaque ligne ou chaque colonne, d'une cellule mémoire sur N, N étant au moins égale à 2. Figure pour l'abrégé : Fig. 3

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