-
41.发明公开
公开(公告)号：KR1020110113462A
公开(公告)日：2011-10-17
申请号：KR1020100032863
申请日：2010-04-09
Applicant: 삼성전자주식회사
IPC: H01L21/20
CPC classification number: H01L21/02381 , G02B6/13 , H01L21/02488 , H01L21/02532 , H01L21/02675
Abstract: 벌크 실리콘 웨이퍼 상에 SOI 층을 형성하는 것을 포함하는 반도체 소자의 제조방법이 제공된다. 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법은, 벌크 실리콘 웨이퍼에 SOI 층을 형성하되, 상기 SOI 층에는 제1비정질 실리콘이 절연층 상에 부분적으로 형성되며, 상기 제1비정질 실리콘층을 녹이는 1차 어닐링 공정을 수행하고, 상기 제1비정질 실리콘층은 에피택셜 성장함으로써, 단결정 실리콘층과 다결정 실리콘층으로 전환되며, 상기 다결정 실리콘층을 제2비정질 실리콘층으로 대체하며, 상기 제2비정질 실리콘층을 녹이는 2차 어닐링 공정을 수행하고, 상기 제2비정질 실리콘층은 에피택셜 성장함으로써, 단결정 실리콘층으로 전환되는 것으로 구성될 수 있다.
-
公开(公告)号：KR1020110043867A
公开(公告)日：2011-04-28
申请号：KR1020090100581
申请日：2009-10-22
Applicant: 삼성전자주식회사
IPC: H01L27/146
CPC classification number: H01L27/14641 , H01L21/76898 , H01L23/481 , H01L27/14612 , H01L27/14632 , H01L27/14634 , H01L27/14636 , H01L27/14687 , H01L2224/9212 , H01L2224/80896 , H01L2224/8203 , H01L2224/821 , H01L2224/80001 , H01L2224/82
Abstract: PURPOSE: An image sensor and a manufacturing method thereof are provided to obtain high performance and reduce the height of a structure by using a copper wire with low resistance. CONSTITUTION: A driving device is arranged on a first substrate. A first silicon oxide layer is formed on the first substrate and covers the driving device. A photoelectric conversion device is arranged on a second substrate(200a). A second silicon oxide layer covers the photoelectric conversion device and the surface of the second silicon oxide layer is bonded with the upper side of the first silicon oxide layer. A connection unit passes through the second substrate, the second silicon oxide layer, and the silicon oxide layer. An anti-reflection layer(238) is formed on the second surface of the second substrate.
Abstract translation: 目的：提供一种图像传感器及其制造方法，以通过使用具有低电阻的铜线来获得高性能并降低结构的高度。 构成：驱动装置布置在第一基板上。 第一氧化硅层形成在第一基板上并覆盖驱动装置。 光电转换装置设置在第二基板（200a）上。 第二氧化硅层覆盖光电转换元件，第二氧化硅层的表面与第一氧化硅层的上侧接合。 连接单元通过第二基板，第二氧化硅层和氧化硅层。 在第二基板的第二表面上形成防反射层（238）。
-
公开(公告)号：KR1020080080833A
公开(公告)日：2008-09-05
申请号：KR1020070021075
申请日：2007-03-02
Applicant: 삼성전자주식회사
CPC classification number: H01L21/76254 , H01L21/0237 , H01L21/02433 , H01L21/0262 , H01L21/02639
Abstract: A method for manufacturing a semiconductor wafer is provided to crystallize a material layer by performing a crystallization process using a single crystal pattern as a seed. A substrate wafer(200) including a non-single crystal film(210) is prepared. One or more single crystal pattern(150) is arranged adjacently to the non-single crystal film on the substrate wafer. A material layer is formed on the non-single crystal film. The material layer comes in contact with the single crystal pattern. A raw material including a carrier solution and a plurality of single crystal semiconductor patterns is coated on the non-single crystalline thin film. The single crystalline semiconductor patterns are formed on the non-single crystal film by removing selectively the carrier solution.
Abstract translation: 提供一种制造半导体晶片的方法，通过使用单晶图案作为晶种进行结晶处理来使材料层结晶。 制备包括非单晶膜（210）的衬底晶片（200）。 一个或多个单晶图案（150）被布置成与衬底晶片上的非单晶膜相邻。 在非单晶膜上形成材料层。 材料层与单晶图案接触。 将包含载体溶液和多个单晶半导体图案的原料涂覆在非单晶薄膜上。 通过选择性地除去载体溶液，在非单晶膜上形成单晶半导体图案。
-
公开(公告)号：KR1020070074823A
公开(公告)日：2007-07-18
申请号：KR1020060002839
申请日：2006-01-10
Applicant: 삼성전자주식회사
IPC: H01L29/786
CPC classification number: H01L23/34 , H01L21/76254 , H01L21/84 , H01L27/1266
Abstract: A method for fabricating a semiconductor device with a 3-D structure is provided to prevent deterioration of a low discrete device even in a high-temperature treatment by transferring the heat of the high-temperature treatment to a semiconductor substrate through a thermal conductive plug. A lower discrete device is formed in a first semiconductor substrate(11). The lower discrete device and the first semiconductor substrate are covered with an insulation layer(13). A thermal conductive plug comes in contact with the first semiconductor substrate, penetrating the insulation layer(15). Impurity ions are implanted into a second semiconductor substrate to form a damage layer that defines a surface layer and a bulk layer of the second semiconductor substrate(17). The insulation layer and the thermal conductive plug are bonded to the surface layer(21). The bulk layer is delaminated from the bonded surface layer to expose the surface layer(23). The exposed surface layer is cured to form a single crystalline semiconductor layer. The lower discrete device can includes a bulk transistor formed by using the first semiconductor substrate as a body layer.
Abstract translation: 提供了一种制造具有3-D结构的半导体器件的方法，以防止即使在高温处理中通过导热插头将高温处理的热量转移到半导体衬底也可降低低分立器件。 下部分立器件形成在第一半导体衬底（11）中。 下分立器件和第一半导体衬底被绝缘层（13）覆盖。 导热插头与第一半导体衬底接触，穿透绝缘层（15）。 将杂质离子注入到第二半导体衬底中以形成限定第二半导体衬底（17）的表面层和体层的损伤层。 绝缘层和导热插塞接合到表面层（21）上。 本体层从接合表面层分层以露出表面层（23）。 暴露的表面层被固化以形成单晶半导体层。 下分立器件可以包括通过使用第一半导体衬底作为体层形成的体晶体管。
-
公开(公告)号：KR100276388B1
公开(公告)日：2001-01-15
申请号：KR1019970056565
申请日：1997-10-30
Applicant: 삼성전자주식회사
IPC: H01L29/43
CPC classification number: H01L21/28052 , H01L21/28518 , H01L21/28568 , H01L29/665
Abstract: PURPOSE: A method for forming a silicide using a structure of a Co/Nb double metallic layer is provided to form simultaneously an epi-Co silicide layer on a gate electrode and a source/drain region of a MOS transistor by using a Co/Nb double metallic layer. CONSTITUTION: A p type semiconductor substrate(20) is formed by implanting B ions into a semiconductor substrate(20). A thermal oxide layer of 100 angstrom is formed on the p type semiconductor substrate(20). As ions are implanted to the thermal oxide layer. A sample having an n+ type well region(22) is formed on the p type semiconductor substrate(20). A double metallic layer of an Nb layer and a Co layer are formed on the p type semiconductor substrate(20). An epitaxial cobalt silicide layer(28) is formed by performing a thermal process. A Co-Nb alloy layer(29) and an Nb nitride layer(30) are formed on the epitaxial cobalt silicide layer(28).
Abstract translation: 目的：提供一种使用Co / Nb双金属层的结构形成硅化物的方法，以通过使用Co / Nb在MOS晶体管的栅电极和源极/漏极区上同时形成外延钴硅化物层 双金属层。 构成：通过将B离子注入到半导体衬底（20）中形成p型半导体衬底（20）。 在p型半导体衬底（20）上形成100埃的热氧化层。 当离子注入热氧化物层时。 在p型半导体衬底（20）上形成具有n +型阱区（22）的样品。 在p型半导体衬底（20）上形成Nb层和Co层的双金属层。 通过进行热处理形成外延钴硅化物层（28）。 在外延钴硅化物层（28）上形成Co-Nb合金层（29）和Nb氮化物层（30）。
-
Patent Agency Ranking
公开(公告)号：KR100190061B1
公开(公告)日：1999-06-01
申请号：KR1019960028885
申请日：1996-07-16
Applicant: 삼성전자주식회사
IPC: H01L21/285
Abstract: 본 발명은 반도체 장치를 구성하는 개별 소자를 전기적으로 연결시키기 위한 금속 배선을 저저항 특성을 갖는 실리사이드로 형성시키기 방법에 관하여 기재하고 있다. 이는 실리콘 기판상에 게이트 전극 및 저농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 게이트 전극의 측면에 스페이서를 형성시키고 실리콘 기판에 소오스 영역/드레인 영역을 형성하는 단계와, 상기 스페이서가 구비된 결과물 전면에 절연 물질을 소정 두께로 증착시켜서 절연층을 형성시킨 후 식각 공정에 의하여 상기 스페이서 하단의 에지 영역에 소정 형상의 확산 방지막을 형성하는 단계와, 확산 방지막을 구비한 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층을 형성시키는 단계와, 고온의 질소 분위기하에서 실리사이드화 반응을 수행하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 상기 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 잔존하는 실리사� �드를 열처리하는 단계로 이루어진다. 따라서, 본 발명에 따르면, 확산 방지막에 의하여 고융점 금속이 고온 분위기하에서 게이트 절연막의 하단으로 확산되는 것을 방지시켜서 게이트 절연막의 하단에 실리사이드가 형성되는 것을 방지시킨다.
-
公开(公告)号：KR100190060B1
公开(公告)日：1999-06-01
申请号：KR1019960028884
申请日：1996-07-16
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 실리사이드를 형성하는 방법에 관하여 기재한다. 이는 실리콘 기판상에 게이트 전극 및 저농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 트랜지스터의 게이트 전극의 측면에 스페이서를 형성하고 고농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 스페이서가 구비된 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층을 형성하는 단계와, 플라즈마 증착 공정에 의하여 상기 도전층상에 소정 두께의 질화물을 형성하는 단계와, 고온 분위기하에서 실리사이드화 반응을 수행하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 상기 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 잔존하는 실리사이드를 열처리하는 단계로 이루어진다. 따라서 본 발명에 따르면, 게이트 전극 및 드레인 영역/소오스 영역을 통하여 실리콘과 접촉된 상태로 유지되어 있는 도전층의 고융점 금속이 실리사이드화 반응에 참여하기 전에 상기 도전층상에 질화물층을 형성시킴으로서 실리사이드의 형성 두께가 얇게 유지되는 것을 방지시키며 그 결과 저저항 특성을 갖는 실리사이드를 형성시킬 수 있을 뿐만 아니라 산화막에 대한 선택비를 개선시킬 수 있다.
-
公开(公告)号：KR100176203B1
公开(公告)日：1999-04-15
申请号：KR1019960010785
申请日：1996-04-10
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 접촉창을 형성하기 위한 건식 식각에 의하여 실리사이드가 모두 소모되는 것을 방지하여 접촉 저항이 증가하지 않는 반도체 장치 및 그 제조 방법에 관하여 설명한다. 본 발명은 반도체 기판 상에 살리사이드 공정으로 형성된 실리사이드 도전층을 가지는 반도체 장치에 있어서, 상기 실리사이드 도전층 위에 형성된 식각 저지층과, 상기 식각 저지층 위에 형성된 층간 절연층과, 상기 층간 절연층 및 상기 식각 저지층을 관통하여 상기 실리사이드 배선층의 표면을 노출시키는 접촉창을 가진다. 따라서, 본 발명에 의해서 형성된 반도체 장치에서 상기 식각 저지층은 상기 접촉창 형성을 위한 식각 공정에 의하여 상기 게이트 배선 위의 실리사이드가 과다하게 소모되는 것을 방지하여 접촉 저항이 증가하지 않는다.
-
公开(公告)号：KR1019980005864A
公开(公告)日：1998-03-30
申请号：KR1019960023691
申请日：1996-06-25
Applicant: 삼성전자주식회사
IPC: H01L21/322
-
公开(公告)号：KR1019970077216A
公开(公告)日：1997-12-12
申请号：KR1019960018215
申请日：1996-05-28
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 폴리사이드 게이트전극 제조방법이 기재되어 있다. 반도체기판 상에 폴리실리콘층 및 금속실리사이드층을 순차적으로 형성하고, 상기 금속실리사이드층 상에 인-시츄 공정으로 산화방지막을 형성한 다음, 절연막을 형성한다. 다음, 상기 절연막 상에 게이트전극 형성을 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 사용하여 절연막 패턴을 식각마스크로 사용하여 상기 산화방지막, 금속실리사이드층 및 폴리실리콘층을 패터닝한다. 따라서, 타이타늄실리사이드층이 산화되는 것을 방지할 수 있다.
-
-
-
-
-
-
-
-
-
Search Results
104
records
(took 0.022 seconds)
